[发明专利]分组加密芯片及其数据的高速加解密方法

权利要求书

1、一种分组加密芯片(10)，包括：

接口输入输出逻辑(101)，用于连接PCI接口(13)及其DMA控制器(11)，完成数据总线与芯片(10)之间的数据传递；

双口RAM(102)，用于储存来自数据总线的原文数据以及经过加密运算的加密数据；

内部数据输入输出逻辑(103)，用于从双口RAM(102)中读出原文数据以及把加密后的密文数据写入双口RAM(102)；

加密算法模块(104)，用于对原文数据进行加密运算；

接口控制模块(105)，用于完成对数据流的控制；

内部寄存器组(106)，用于定义芯片(10)的工作模式以及与DMA操作有关的参数，保存加密算法的有关参数，并以只读方式保存加密算法的秘钥；

其特征在于：

双口RAM(102)分别与接口输入输出逻辑(101)和内部数据输入输出逻辑(103)双向连接，控制模块(105)分别与内部数据输入输出逻辑(103)、加密算法模块(104)、内部寄存器组(106)和DMA控制器(11)双向连接，内部数据输入输出逻辑(103)与加密算法模块(104)、内部寄存器组(106)与CPU(12)之间为双向连接，信号在两个方向流动；控制模块(105)的信号输入端与接口输入输出逻辑(101)的信号输出端连接。

2、根据权利要求1所述的分组加密芯片(10)，其特征在于，所述接口输入输出逻辑(101)包含一个计数器，在以DMA burst方式输入数据时，接口控制模块(105)通过判断这个计数器的值来启动加密算法模块(104)，在以非DMA burst方式输入数据时，用计数器的值来判断用户输入了几组有效数据。

3、根据权利要求1所述的分组加密芯片(10)，其特征在于，所述双口RAM(102)的空间为1024 bits。

4、根据权利要求1所述的分组加密芯片(10)，其特征在于该芯片(10)的IO接口设计为32位数据总线和6位地址总线；最高位为1时对内部寄存器组(106)进行寻址，最高位为0时，对双口RAM(102)进行寻址。

5、一种分组加密芯片实现数据快速加解密的方法，其特征在于该方法包括如下步骤：

a.DMA控制器(11)通过接口输入输出逻辑(101)把原文数据分组按顺序写入芯片(10)的双口RAM(102)；

b.当第1组原文数据被写入双口RAM(102)的地址[0：63]之后，接口输入输出逻辑(101)发出信号给接口控制模块(105)，由接口控制模块(105)启动加密算法模块(104)对第1组原文数据进行加密运算，在加密运算的同时，不停止原文数据继续写入双口RAM(102)的过程；

c.当第1组原文数据的加密运算完成后，密文数据通过内部数据输入输出逻辑(103)写入双口RAM(102)的地址[0：63]，覆盖原来的第1组原文数据，并立即启动第2组原文数据的加密运算；

d.由于加密一组数据所用的时钟周期总是大于原文数据写入双口RAM(102)的周期，当完成一组原文数据加密后，接口控制模块(105)立即启动加密算法模块(104)对下一组原文数据进行加密运算，加密运算完成后，密文数据通过内部数据输入输出逻辑(103)写入双口RAM(102)的对应地址，覆盖刚被加密的该组原文数据；

e.当所有的原文数据都写入双口RAM(102)后，虽然原文数据的加密运算仍在进行，接口控制模块(105)经过计算将在所有原文数据加密完成之前启动DMA控制器(11)，DMA控制器(11)通过接口输入输出逻辑(101)从双口RAM(102)开始按顺序读出所需的密文数据。

6、根据权利要求5所述的分组加密芯片实现数据快速加解密的方法，其特征在于：所述外部DMA控制器(11)以DMA burst方式与加密芯片(10)进行数据交换。