[发明专利]分组加密芯片及其数据的高速加解密方法

说明书

本发明涉及计算机芯片技术，尤其涉及加密芯片的设计以及提高加密芯片数据交换速度的方法。

有两种常用的方法在具有分组加密算法芯片的设计中被广泛采用，一种是采用传统的接口设计方法，即通过8-32位的数据总线，和CPU进行数据交换(VMS113 data sheet revision 2.1，1999.5.2，VLSI Technology公司)(PCC101 product specification，Version 1.1，2000.5.20，Pijnenburg CustomChips)，如果要提高数据流的处理速度，必须使用PIPELINE的方法。因为一个CPU的读写命令周期总要占用几个时钟周期的时间，这样就使得在分组加密算法芯片工作在PIPELINE方式时所规定的时钟周期内很难完成读出和写入一组数据的操作，从而使应用系统达不到芯片设计的最高速度，即使在设计中可以达到芯片的要求，也会将CPU的资源全部占用。另一种接口方法是将分组加密算法和PCI总线控制器作在一起(7751Encryption Processor data sheet，Hi/fn，Inc)，这样在具有PCI总线的系统中加解密数据可以直接和加密算法部分进行数据交换，从而提高了数据处理的速度，但是这种做法必然使得应用系统的设计灵活性大大降低，芯片的成本也提高了很多。

本发明的目的在于避免现有技术的不足之处而提供一种简单实用的分组加密芯片及其数据的高速加解密方法。

本发明的目的可以通过采用如下的技术措施来实现，设计一种分组加密芯片，包括：

接口输入输出逻辑，用于连接PCI接口及其DMA控制器，完成数据总线与芯片之间的数据传递；

双口RAM，用于储存来自数据总线的原文数据以及经过加密运算的加密数据；

内部数据输入输出逻辑，用于从双口RAM中读出原文数据以及把加密后的密文数据写入双口RAM；

加密算法模块，用于对原文数据进行加密运算；

接口控制模块，用于完成对数据流的控制；

内部寄存器组，用于定义芯片的工作模式以及与DMA操作有关的参数，保存加密算法的有关参数，并以只读方式保存加密算法的秘钥；

双口RAM分别与接口输入输出逻辑和内部数据输入输出逻辑双向连接，控制模块分别与内部数据输入输出逻辑、加密算法模块、内部寄存器组和DMA控制器双向连接，内部数据输入输出逻辑与加密算法模块、内部寄存器组与CPU之间为双向连接，信号在两个方向流动；控制模块的信号输入端与接口输入输出逻辑的信号输出端连接。

利用上述的分组加密芯片，就能实现数据快速加解密，其方法包括如下步骤：

a.DMA控制器通过接口输入输出逻辑把原文数据分组按顺序写入芯片的双口RAM；

b.当第1组原文数据被写入双口RAM的地址[0：63]之后，接口输入输出逻辑发出信号给接口控制模块，由接口控制模块启动加密算法模块对第1组原文数据进行加密运算，在加密运算的同时，不停止原文数据继续写入双口RAM的过程；

c.当第1组原文数据的加密运算完成后，密文数据通过内部数据输入输出逻辑写入双口RAM的地址[0：63]，覆盖原来的第1组原文数据，并立即启动第2组原文数据的加密运算；

d.由于加密一组数据所用的时钟周期总是大于原文数据写入双口RAM的周期，当完成一组原文数据加密后，接口控制模块立即启动加密算法模块对下一组原文数据进行加密运算，加密运算完成后，密文数据通过内部数据输入输出逻辑写入双口RAM的对应地址，覆盖刚被加密的该组原文数据；

e.当所有的原文数据都写入双口RAM后，虽然原文数据的加密运算仍在进行，接口控制模块经过计算将在所有原文数据加密完成之前启动DMA控制器，DMA控制器通过接口输入输出逻辑从双口RAM开始按顺序读出所需的密文数据。

附图的图面说明如下：

图1是本发明分组加密芯片的系统原理方框图；

图2是在本发明的分组加密芯片实现数据快速加解密的系统操作时序图。

下面结合附图和实施例对本发明作进一步的详细说明。

针对32位PCI总线接口13，本发明的分组加密芯片10包括：