[发明专利]形成用于CMOS器件的应变Si的方法和结构

说明书

技术领域

本发明一般涉及制造器件性能改善的半导体器件的方法，并且更具体地说涉及在器件制造期间在该器件衬底中施加张应力和压应力的制造半导体器件的方法。

背景技术

一般来说，金属氧化物半导体晶体管包括由诸如硅的半导体材料制成的衬底。该晶体管在衬底内典型地包括源区、沟道区和漏区。沟道区位于源区和漏区之间。一般在沟道区上方提供栅叠层，该栅叠层通常包括导电材料、栅氧化物层和侧壁间隔。更具体地说，栅氧化物层典型地被提供在沟道区上方的衬底上，而栅导体通常被提供在该栅氧化物层的上方。侧壁间隔有助于保护栅导体的侧壁。

公知流过其间具有给定电场的沟道的电流的量一般直接与该沟道中载流子的迁移率成正比。因此，通过增加沟道中载流子的迁移率，可以增加晶体管的操作速度。

还公知半导体器件衬底内的机械应力可以例如通过增加该半导体器件中载流子的迁移率来调制器件性能。也就是说，半导体器件内的应力被认为能提高半导体器件的特性。因此，为了提高半导体器件的特性，可以在n型器件(例如NFETs)和/或p型器件(例如PFETs)的沟道中创造张应力和/或压应力。但是，相同的应力分量(stresscomponent)，例如张应力或压应力，提高一种类型器件(即n型器件或p型器件)的器件特性，同时有区别地影响另一种类型器件的特性。

为了使NFETs和PFETs二者的性能在集成电路(IC)器件中达到最大，对于NFETs和PFETs应该不同地设计和施用应力分量。也就是说，因为对于NFET的性能有利的应力类型一般对于PFET的性能是不利的。尤其当器件处于张力(在平面器件中电流的方向中)下时，NFET的工作特性被增强，而PFET的工作特性被减小。为了选择性地在NFET中产生张应力并且在PFET中产生压应力，使用不同的工艺和不同的材料组合。

举例来说，已经建议了沟槽隔离结构来分别在NFETs和PFETs中形成适当的应力。当使用该方法时，NFET器件的隔离区包含在纵向(与电流方向平行)和横向(与电流方向垂直)中对NFET器件施加第一种类型机械应力的第一种隔离材料。此外，对于PFET提供第一种隔离区和第二种隔离区，并且PFET器件的每种隔离区在横向和纵向中对PFET器件施加独特的机械应力。

可选地，已经建议了用栅侧壁上的衬层(liners)在FET器件的沟道中选择性地诱导适当的应变(例如参见Ostsuka等，IEDM 2000，第575页)。通过提供衬层，可以比沟槽隔离填充技术施加的应力更接近器件地施加适当的应力。

当这些方法的确提供了具有张应力和压应力的结构，该张应力被施加到NFET器件上并且该压应力被沿着PFET器件的纵向施加时，它们可能需要附加的材料和/或更复杂的工艺，因此导致更高的成本。此外，可以在这些情况中施加的应力水平典型地是适度的(即在100MPa的量级)。因此，需要提供成本上更有效的并且更简单的方法来分别在NFETs和PFETs沟道中产生大的张应力和压应力。

发明内容

在本发明的第一个方面中，本发明提供了一种制造器件的方法，该器件包括n型器件和p型器件。该方法涉及对半导体衬底的一部分掺杂和通过去除该半导体衬底的该掺杂部分的至少一部分在该半导体衬底中形成间隙。该方法还涉及在该半导体衬底的间隙的至少一部分中生长应变层。

在本发明的各方面中，对于n型器件，应变层生长在位于n型器件的沟道基本上正下方的至少一部分上。对于p型器件，应变层生长在位于p型器件的源区或漏区基本上正下方并且基本上不位于该p型器件的沟道下方的至少一部分上。

在本发明的另一方面中，本发明提供了一种制造器件的方法，该器件包括n型器件和p型器件。该方法涉及在半导体衬底上生长应变层和在该应变层上方生长硅层。通过从该半导体衬底上方去除该硅层和该应变层的至少一部分，在该半导体衬底和该硅层之间形成间隙，并且应变层生长在间隙的至少一部分上。对于n型器件，应变层生长在位于n型器件的沟道基本上正下方的至少一部分上。对于p型器件，应变层生长在位于p型器件的源区或漏区基本上正下方并且基本上不位于该p型器件的沟道下方的至少一部分上。

本发明单独提供了一种半导体器件，该器件具有至少具有一个间隙的半导体衬底，该间隙在该半导体衬底的一部分的下方延伸。该器件包括在该半导体衬底上的栅叠层和在该间隙的至少一部分中形成的应变层，其中通过对该半导体衬底的一部分掺杂、然后蚀刻该半导体衬底的该掺杂部分而形成该间隙。