[发明专利]高压PMOS晶体管

权利要求书

1.高压PMOS晶体管，其具有绝缘栅电极(18)、在n型导电阱(11)中的p型导电源区(15)、在设置在所述n阱内的p型导电阱(12)中的p型导电漏区(14)，以及具有在栅电极和漏区之间的场氧化物区(13)，其中与在所述源区(15)的下方相比，在所述漏区(14)下方的所述n型导电阱的深度(A′-B′)更小，并且在所述漏区(14)下方的所述p型导电阱的深度(A′-C′)最大。

2.如权利要求1的高压PMOS晶体管，其特征在于，所述p型导电阱(12)横向地由所述漏一直延伸至所述栅电极(18)。

3.如权利要求1或2所述的高压PMOS晶体管，其特征在于，所述栅电极(18)在绝缘层(17)上方向漏的方向由所述源区(15)一直延伸到所述场氧化物(13)上，使得所述栅电极(18)覆盖所述p型导电阱(12)的边缘区域。

4.如权利要求1至3之一所述的高压PMOS晶体管，其特征在于，金属层(19)以预先给定的距离在所述场氧化物(13)上方伸展，并借助通孔敷镀(20)与所述栅电极(18)相连接，以及所述金属层由所述栅电极向漏的方向在所述场氧化物(13)上方延伸。

5.如权利要求1至4之一所述的高压PMOS晶体管，其特征在于，与晶体管沟道(K)的外部区域中相比，在所述漏(14)的区域内的所述p型导电阱(12)被更高地掺杂。

6.如权利要求1至5之一所述的高压PMOS晶体管，其特征在于，与在晶体管沟道下方的区域中相比，在所述漏下方的所述n型导电阱(11)被更低地掺杂。

7.用于制造n型导电阱的掩模，特别是用于如权利要求1至6之一所述的高压PMOS晶体管，其中所设置的漏的区域被掩盖以漏掩盖(21)。

8.如权利要求7的掩模，其特征在于，与所述漏掩盖(21)间隔地在为漏和源而设置的区域之间产生另一掩盖(22)。

9.如权利要求8的掩模，其特征在于，所述另外的掩盖(22)带状地构建。

10.如权利要求7至9之一所述的掩模，其特征在于，在所述晶体管顶端(TK)的区域内的所述漏掩盖(21)首先展宽，且然后变细。

11.如权利要求7至10之一所述的掩模，其特征在于，在所述晶体管顶端(TK)的区域内的所述漏掩盖(21)以弧形伸展。

12.如权利要求8至11之一所述的掩模，其特征在于，在所述晶体管顶端区域中的所述另外的掩盖(22)具有间隔地顺着所述漏掩盖的走向。

13.用于制造p型导电阱(12)的屏蔽，特别是用于如权利要求1至6之一所述的高压PMOS晶体管，其中在待产生的所述阱的所述边缘区域和所述中央区域(Z)之间逐段地设置有附加的掩盖(24、25)。

14.如权利要求13的屏蔽，其特征在于，所述附加的掩盖包含锥形地伸展的带(24)，所述带(24)由源侧的边缘区域向漏侧的区域展宽并彼此相间隔。

15.如权利要求13或14所述的屏蔽，其特征在于，在所述晶体管顶端区域内的所述附加的掩盖(25)作为彼此间隔的带来构建。

16.如权利要求14的屏蔽，其特征在于，所述带状的附加的掩盖是多个以弧形伸展的带。

17.如权利要求14或16所述的屏蔽，其特征在于，所述带至少逐段平行地伸展。

18.用于制造n型导电阱(11)和p型导电阱(12)的方法，特别是在制造如权利要求1至6之一所述的高压PMOS晶体管的情况下，其中借助掩模或屏蔽这样地进行离子的注入，使得与在其它的阱区中相比，在所设置的漏的区域中的n阱深度更小。

19.如权利要求18的方法，其特征在于，p型导电阱的局部导电能力由n型导电阱的掺杂共同确定。

20.如权利要求18或19所述的方法，其特征在于，这样地来进行对于所述p型导电阱的阱掩蔽，使得与朝向源所属的区域的方向上相比，在所设置的漏区域中的所述p型导电阱的掺杂深度更大。