[发明专利]高压PMOS晶体管

说明书

技术领域

本发明涉及一种高压PMOS晶体管，其具有绝缘栅电极、在n型导电阱中的p型导电源区和在p型导电阱中的p型导电漏区，该p型导电阱设置在n阱中。

背景技术

在集成电路中，已公知的高压晶体管的制造通常得到对于所希望的电压范围最佳的晶体管。该电压范围可从大于10伏特直到150伏特以及更大。典型的应用是汽车技术，其中除了逻辑电路元件之外，还必须设置用于电池电压水平和用于控制干扰脉冲(bursts)的开关。这些高压晶体管基本上可通过如被应用于具有3.3伏特或5伏特的使用范围的CMOS电路的工艺制造。但是该制造成本高且昂贵，因为需要多个附加的掩模和工艺步骤，和/或导致高压晶体管的大的位置需求。

垂直的高压晶体管通常在外延层中生成，其厚度和浓度对于所希望的电压范围必须是最佳的。层厚度可为约10μm或更大，这只能通过昂贵的外延沉积来实现。必需的掩埋层(buried layer)，其通过外延层的掺杂和接触(sinker)要求一些特别是对于高压晶体管必需的工艺步骤。为了将晶体管表面、即其横向扩展最优化，外延层的厚度必须与所希望的电压水平相匹配。

将高压晶体管作为横向晶体管结合以用于逻辑晶体管的低压工艺来制造的尝试导致了其它的问题。因此必须这样地控制电场强度，使得在最高的场强密度之处无击穿出现，该击穿可导致集成电路的功能故障或损毁。通常，该要求导致用于高压晶体管的大的位置需求，并由此导致高的制造成本。

由US 6,445,893 B1公开了一种横向的高压晶体管，其需要较小的位置，因为在高掺杂的漏上出现的电场强度借助较少掺杂的漏扩展和场极板(Feldplatte)而减小。所描述的晶体管也可用于具有小于1μm的结构宽度的CMOS工艺。然而该文献提出，该晶体管的耐压强度是受到限制的，因为在漏扩展的边缘区域中的倒掺杂注入面(retrograde Implantationsprofil)导致不大合适的掺杂图案。

发明内容

本发明的任务是，说明一种改进的横向高压PMOS晶体管、一种用于相应的阱的掩模或屏蔽以及一种用于制造阱的方法。

本发明通过独立权利要求的特征来解决该任务。本发明的扩展方案在另外的权利要求中表明。

根据本发明的高压PMOS晶体管具有这样的优点，即它可通过本已普遍的、本身并非为所希望的高压范围而设置的低压工艺，仅以小的附加开销而制造。通过这种方式保证了，高压晶体管和低压晶体管的组合虽然导致改善的高压特性，但是并未损害相应晶体管的低压特性。特别地，根据本发明的高压晶体管由此具有这样的优点，即允许更高的工作电压。

本发明具有另外的优点，即在所设置的高压情况下，不可发生由p阱至衬底的击穿。

此外，本发明还具有另外的优点，即如果漏接触部以相对于源具有较大负值的电压而偏置时，在漏之下的p阱中的临界电场强度减小。

在本发明的一种扩展分案中存在这样的优点，即在结构表面上的电场强度减小，这公知为RESURF效应(RESURF相应于“减小的表面场”)。

为此，在用作漂移段的p阱的上方设置有场极板，该场极板设置在场氧化物上。

本发明的另一扩展方案设置了，借助第一金属化平面的金属化层进一步控制电场强度，该第一金属化平面借助通孔敷镀(Durchkontaktierung)与在场氧化物上的场极板电连接，并横向地朝向漏的方向在场氧化物上延伸。

本发明具有另外的优点，即通过所要求的掩模或屏蔽，可控制在漏下方的临界区域内的n阱或p阱中的载流子浓度。

最后，本发明具有这样的优点，即它能够实现一种用于在晶体管顶端、即在漏下方的边缘区域制造n阱区域或p阱区域的方法，这些区域对于所设置的电压是最优的。

附图说明

随后借助附图中的实施例来更详细地阐述本发明。附图只用于本发明的解释，并因此只示意性地而并非如实按比例地绘出。相同的元件或具有相同作用的元件标有相同的参考标号。其中：

图1示出根据本发明的高压PMOS晶体管的示意性横截面图，

图2示出特别是在晶体管顶端用于制造n阱的掩模的截面图，

图3示出用于制造p阱的屏蔽的截面图，以及

图4示出根据现有技术的高压PMOS晶体管。

具体实施方式