[发明专利]半导体装置及其制造方法、与其所使用的图罩

说明书

技术领域

本发明是有关于半导体技术，特别是关于一种具有低栅极电压与高漏极击穿电压的半导体装置。

背景技术

在许多应用领域上，已逐渐形成将各种的逻辑电路、存储装置、电源/电力装置等设计在同一个基底中的趋势。其中所谓的扩散型金属氧化物半导体晶体管(diffused metal-oxide-semiconductor transistor；DMOS)是上述电源/电力装置的一种。

迄今与一或多种的其他元件结构一同形成于一基底上的多数的横向扩散型金属氧化物半导体晶体管(lateral diffused metal-oxide-semiconductor transistor；LDMOS)，是通过先形成一高压“槽”(high voltage tank)所形成。上述元件是为一场氧化物或浅沟槽隔离结构所隔离。然而，已发现栅极下的隔离结构例如场氧化物会导致低击穿电压的问题。

为了改善上述问题，是在一已知的半导体装置的场氧化物上，覆上一层介电质阻绝层，以改善其击穿电压。此结构具有一定的效能，但是上述介电质阻绝层的形成，会有增加制程步骤与制程成本的疑虑。因此，需要一能够降低制程成本，又能有效改善击穿电压的半导体装置及其制造方法。

发明内容

有鉴于此，本发明的一目的是提供一种半导体装置及其制造方法、与其所使用的图罩(patterning mask)，可有效改善因场氧化层所造成的低击穿电压的问题，并能够减少制程步骤与成本。

为达成本发明的上述目的，本发明是提供一种半导体装置，其在一基底上具有为一隔离结构所隔离的主动区，其中在上述主动区内，上述半导体装置包含：一栅极于上述基底上，其延伸横越上述主动区；一源极区与一漏极区，置于上述栅极二侧的基底上；以及一栅极介电层，置于上述基底与上述栅极之间，其包含一高压介电质区、与一低压介电质区，其中，高压介电质区的厚度比低压介电质区的厚度厚；上述高压介电质区是占据着上述漏极区、上述隔离结构、与上述栅极所交界的一第一交界区及上述源极区、上述隔离结构、与上述栅极所交界的一第二交界区。

本发明所述的半导体装置，该栅极包含与该漏极区相邻的一漏极侧、及与该源极区相邻的一源极侧，而该高压介电质区包含沿着该漏极侧延伸而占据着该第一交界区的一第一部分、与占据着该第二交界区的一第二部分。

本发明所述的半导体装置，该栅极包含与该漏极区相邻的一漏极侧、及与该源极区相邻的一源极侧，而该高压介电质区包含沿着该漏极侧延伸而占据着该第一交界区的一第一部分、与延伸自该第一部分而占据着该第二交界区的一第二部分。

本发明所述的半导体装置，该第二部分包含与该栅极的延伸方向平行的一线性尺寸，其不小于0.25μm。

本发明所述的半导体装置，该高压介电质区的厚度为210～550。

本发明所述的半导体装置，该低压介电质区的厚度为40～150。

本发明所述的半导体装置，该基底为硅，而该隔离结构为场氧化物(field oxide；FOX)。

本发明是又提供一种半导体装置的制造方法，包含：提供一基底，其具有为一隔离结构所隔离的一主动区，其包含为一栅极预定区所分隔的一漏极预定区与一源极预定区；形成一高压栅介电层于上述基底上；使用一图罩图形化上述高压栅介电层，形成一高压介电质图形于上述漏极预定区与部分的上述栅极预定区上，其是占据着上述隔离结构、上述漏极预定区、与上述栅极预定区之间的交界区及上述隔离结构、上述源极预定区、与上述栅极预定区之间的交界区，而暴露部分上述基底；形成厚度薄于上述高压栅介电层的一低压栅介电层于暴露的上述基底上，而完成一栅极介电层于上述基底上，其中上述栅极介电层中的上述高压栅介电层是作为一高压介电质区，而上述栅极介电层中的上述低压栅介电层是作为一低压介电质区；形成一栅极于上述隔离结构上、与上述栅极预定区内的上述栅介电层上；图形化上述栅极介电层，仅留下其位于上述栅极下的部分，而暴露上述漏极预定区与上述源极预定区，其中留下来的上述高压介电质区是占据着上述隔离结构、上述漏极预定区、与上述栅极预定区之间的交界区及上述隔离结构、上述源极预定区、与上述栅极预定区之间的交界区；在上述源极预定区与上述漏极预定区内分别形成一源极区与一漏极区，其中上述高压介电质区是占据着上述漏极区、上述隔离结构、与上述栅极所交界的一第一交界区与上述源极区、上述隔离结构、与上述栅极所交界的一第二交界区。