[发明专利]具有可在用于数据和用于纠错码之间进行切换的区间的存储器

说明书

技术领域

本发明涉及存储器，并且更特别地，涉及具有可在用于数据和用于纠错码(ECC)之间进行切换的区间(portion)的存储器。

背景技术

计算系统中使用的一个技术是纠错。然而，纠错并不是应用在所有的计算系统中，因为一些应用具有比其它应用大得多的错误宽容度。已经有许多尝试，通过具有用于纠错的模式和不使用纠错的模式来使存储系统更灵活。在没有纠错的情况下，用于存储纠错码(ECC)的存储系统的区间被用作一般目的(数据)的存储器。

将这种类型的方案应用于单块集成电路一直是一个难点，特别是当存储器是非易失性存储器(NVM)时。

因此，需要可将存储器在存储ECC和存储数据之间进行切换的方案，以克服或减少这些问题的负面影响。

附图说明

从下面参照附图对优选的实施例所进行的详细描述中，本领域的技术人员将理解本发明的前述的和进一步且更具体的目的和优点。

图1是根据本发明的一个实施例的存储器的方块图；

图2是图1的存储器的区间的方块图；

图3是显示图1的存储器在图2中的那个区间的更加细部的方块图；

图4是处于激活ECC模式(ECC-enabled mode)的图1的存储器的存储器映射；和

图5是处于禁止ECC模式(ECC-disabled mode)的图1的存储器的存储器映射。

具体实施方式

在一个方面，存储器具有激活ECC模式和禁止ECC模式，其中，在激活ECC模式中专门用作存储ECC的存储器区间，在禁止ECC模式中被用于存储一般目的信息(数据)。这在非易失性存储器(NVM)中是通过使数据和具有相应ECC的存储器的区间在同样的字线上而实现的。因为与擦除相关的复杂性，这在NVM中是特别重要的。在激活ECC模式中，ECC和相应的数据应该被一起擦除、编程和读取，以避免巨大的布线损失和性能损失。通过使ECC和数据在同一字线上可以最好地实现这一点。参照附图和下面的描述可以对此有较好的理解。

图1中所示为存储器10，其具有NVM单元的阵列12、地址映射器14、纠错码(ECC)编码器16、纠错码解码器18、多路复用器(mux)20、行解码器21、选择逻辑22、多个检测(sense)放大器24、以及列解码器26。阵列12包括区段28、区段30、区段32和区段34。区段28包括子区段36、38、40和42。区段30包括子区段44、46、48和50。区段32包括子区段52、54、56和58。区段34包括子区段60、62、64和66。存储器10也包括多个源驱动器68，源驱动器68包括源驱动器70、72、74和76。

地址映射器14具有用于从地址总线接收地址的第一输入、用于接收ECC激活信号的第二输入、耦合到选择逻辑22的第一输出、耦合到列解码器26的第二输出和连接至行解码器21的第三输出。纠错码编码器16具有用于从数据输入总线接收数据的输入、以及耦合到列解码器26的输出。纠错码解码器18具有耦合到选择逻辑22的第一输入、耦合到选择逻辑22的第二输入和耦合到mux 20的输出。mux 20具有耦合到选择逻辑22的第一输入、耦合到纠错码解码器18的输出的第二输入、用于接收ECC激活信号的第三输入和用于向数据输出总线提供数据的输出。行解码器21具有连接至地址映射器14的第三输出的输入、以及连接至区段28-34的输出。耦合到多个检测放大器24的选择逻辑22具有连接至地址映射器14的第一输出的第一输入、耦合到纠错码解码器18的第一输入的第一输出、以及连接至纠错码解码器18的第二输入且连接至mux 20的第一输入的第二输出。多个检测放大器24被连接在列解码器26和选择逻辑22之间。耦合到阵列12和多个检测放大器24的列解码器26、具有连接至地址映射器14的第二输出的第一输入、连接至数据输入总线的第二输入和连接至纠错码编码器16的输出的第三输入。

尽管图1中实际只显示了4个区段，但在这个例子中，共有64个区段用于存储器10。多个源驱动器(SD)68连接至区段28-34。源驱动器70连接至区段28。源驱动器72连接至区段30。源驱动器74连接至区段32，而源驱动器76连接至区段34。区段28-34中的每一个都包括8行存储单元，并且构造也相同。