[发明专利]并行输入/输出自测试电路和方法

权利要求书

1.一种并行数据传输测试电路，包括：

接收器部分，包含：

多个输入逻辑调整电路，每个输入逻辑调整电路耦合成从相应的并行数据传输线接收测试数据值序列，每个逻辑调整电路根据第一选择值选择性地翻转每个所接收的测试数据值，以产生逻辑校正数据值；

逻辑电路，逻辑组合逻辑校正数据值以输出相加测试数据值序列；以及

比特模式序列测试电路，判定该相加测试数据值序列是否对应于预期测试数据值序列。

2.如权利要求1所述的并行数据传输测试电路，还包括：

输入选择器电路，基于测试模式选择值将在相应并行数据传输线上接收的传输测试数据值输出到相应的逻辑调整电路。

3.如权利要求2所述的并行数据传输测试电路，其中：

每个输入选择器电路包括多路分解器(de-MUX)，该多路分解器具有耦合至相应的并行数据传输线的输入；第一输出，提供响应于测试模式发生器而产生的数据值；以及第二输出，提供响应于由该测试模式发生器产生的数据值的翻转而产生的数据值。

4.如权利要求3所述的并行数据传输测试电路，其中：

每个逻辑调整电路包括多路复用器(MUX)，该多路复用器具有耦合至相应输入选择器de-MUX的第一输出的第一输入，以及耦合至相应输入选择器de-MUX的第二输出的第二输入。

5.如权利要求3所述的并行数据传输测试电路，还包括：

每个输入选择器电路de-MUX还包括第三输出，所述第三输出提供响应于第一固定值发生器而产生的数据值；以及

第一固定值检查电路，指示何时从该de-MUX的第三输出接收的任一测试值不是第一逻辑值。

6.如权利要求5所述的并行数据传输测试电路，还包括：

每个输入选择器电路de-MUX还包括第四输出，所述第四输出提供响应于第二固定值发生器而产生的数据值；以及

第二固定值检查电路，指示何时从该de-MUX的第四输出接收的任一测试值不是第二逻辑值。

7.如权利要求6所述的并行数据传输测试电路，还包括：

合格/不合格结果电路，逻辑组合来自该比特模式序列测试电路、第一固定值检查电路和第二固定值检查电路的测试结果输出。

8.如权利要求1所述的并行数据传输测试电路，其中：

该逻辑电路包括至少一个输入耦合至每个输入逻辑调整电路的多输入逻辑电路，该多输入逻辑电路选自OR逻辑电路和NOR逻辑电路。

9.如权利要求1所述的并行数据传输测试电路，其中：

该比特模式序列测试电路包括伪随机比特序列检查电路。

10.如权利要求1所述的并行数据传输测试电路，其中：

该接收器部分形成于集成电路的基板内。

11.一种并行数据传输测试电路，包括：

接收器部分，包含：

多个数据输入，每个数据输入耦合至相应的逻辑一致性电路，每个逻辑一致性电路包括耦合于相应数据输入和开关电路之间的翻转路径和非翻转路径，该开关电路选择性地将该翻转路径或非翻转路径耦合至选择电路输出，以及

逻辑电路，逻辑组合逻辑校正数据值以输出相加测试数据值序列；以及

发送器部分，通过该并行数据传输线耦合至该接收器部分，该发送器部分包括比特模式序列发生器电路与多个输出选择器电路，该多个输出选择器电路选择性地输出测试数据值至并行数据传输线中的相应一条数据传输线。

12.如权利要求11所述的并行数据传输测试电路，其中：

每个输出选择器电路包括输出MUX。

13.如权利要求12所述的并行数据传输测试电路，其中：

每个输出MUX包括耦合成接收由测试序列发生器产生的测试值序列的至少第一输入，以及耦合成接收由测试序列发生器产生的该测试值序列翻转的至少第二输入。

14.如权利要求13所述的并行数据传输测试电路，其中：

该测试序列发生器为伪随机比特序列发生器。