[发明专利]基于需求的纠错

说明书

技术领域

[0001]  本公开涉及信息处理领域，以及更具体来说，涉及存储器、如高速缓冲存储器中的数据纠错的领域。

背景技术

[0002]  计算机系统和/或微处理器可采用一个或多个高速缓冲存储器来提供对最近使用数据的较快访问。例如，图1说明由处理器、高速缓存和存储器组成的计算机系统。一般来说，高速缓存模块可由多级高速缓存组成，但是为了简洁起见，仅示出一级高速缓存。当处理器取指令或数据(一般称作“数据”)时，它可能首先访问高速缓存模块。如果访问产生高速缓存“命中”(即高速缓存中存在所请求数据)，则高速缓存可向处理器提供该数据。如果访问引起丢失(即高速缓存中不存在所请求数据)，则高速缓存可从存储器(例如DRAM)中访问相应线并将其存储在高速缓存中。

[0003]  在处理器把数据编程或“写”到存储器(例如经由发出从处理器到存储器的“写请求”事务处理)的情况中，根据高速缓存的写入策略，数据可能是或者可能不是直接被写入存储器。例如，如果高速缓存采用“直写”策略，则数据可被写入高速缓存以及存储器。但是，如果高速缓存采用“回写”策略，则数据只可被写入高速缓存，并且相应的高速缓存线可标签为“已修改”，然后在该线被逐出高速缓存时再回写到存储器中。

[0004]  是采用回写高速缓存还是直写高速缓存的选择取决于若干设计考虑、如可用总线带宽。一般来说，回写高速缓存可能需要比直写高速缓存更小的总线带宽。为了保存芯片外的总线带宽(即从处理器到存储器的总线带宽)，许多现代高速缓存分层结构可采用回写策略。

[0005]  高速缓存存储器可能容易受到数据破坏影响，从而导致错误数据存储在高速缓存中并由处理器使用。高速缓存中的错误数据在未被检测到的情况下可能导致处理器采用错误数据来进入不希望的状态和/或产生不希望的结果。被检测到但未纠正的高速缓存错误或“故障”有时称作检测到的不可恢复错误(DUE)。

[0006]  对于直写高速缓存(即采用直写策略的那些高速缓存)，所有缓存数据的副本均在存储器中可得到。因此，通过只是例如经由可用于针对高速缓存数据的奇偶校验的检错码(EDC)来检测高速缓存错误，可使直写高速缓存避免高速缓存故障。在直写高速缓存中，如果在高速缓存线中检测到错误，则使相应的高速缓存线无效，并从存储器中读取该线的副本。

[0007]  但是，对于回写高速缓存，修改高速缓存线的副本不一定在存储系统中可得到。如果回写高速缓存仅采用EDC来保护，则修改线中的错误可能产生DUE状况。为了避免DUE状况，回写高速缓存通常采用不仅用于检测而且还用于纠正高速缓存故障的纠错码(ECC)。

[0008]  图2说明一种现有技术的四路组关联高速缓存阵列，其中，各线(线0、1、2、3)具有相应的ECC(ECC 0、1、2、3)。在图2的示例中，各线包含表明该线是否有效(“vld”字段)、该线是否经过修改(“mod”字段)以及该线是否将被替换或“逐出”(“repl”字段)的信息。此外，各线还包含关于该线所对应的存储器地址的指示(“标签”字段)以及高速缓存线中存储的数据/指令(“数据”字段)。

[0009]  由于各高速缓存线具有相应的ECC，所以图2的现有技术高速缓存阵列可能需要大量存储开销。如果高速缓存对于所有高速缓存线采用统一容错策略，因而对于各高速缓存线均包含ECC，则ECC存储开销增加。因此，包含采用ECC的回写高速缓存的处理器和/或计算系统可能在区域和功耗方面引起高于采用直写高速缓存的巨大成本。因此，回写高速缓存系统的全总线吞吐量的利益被各种计算机系统和处理器的额外硬件开销不必要地抵消。

附图说明

[0010]  通过附图、作为示例而不是限制来说明本发明。

[0011]  图1说明包括处理器、高速缓存模块和存储器的现有技术计算机系统。

[0012]  图2说明一种现有技术的四路组关联高速缓存阵列，其中，各高速缓存线具有相应的ECC。

[0013]  图3说明根据本发明的一个实施例的四路组关联高速缓存阵列。

[0014]  图4是流程图，说明可用于执行本发明的至少一个实施例的操作。

[0015]  图5是在其中可使用本发明的一个实施例的共享总线系统。

[0016]  图6是在其中可使用本发明的一个实施例的点对点总线系统。

具体实施方式