[发明专利]半导体存储装置

权利要求书

1.一种半导体存储装置，其特征是具备：

把存储单元阵列分割成多个而成的多个存储体；

分别设置在上述多个存储体内，与不合格存储单元进行置换的多个备用部件；

与上述多个存储体对应地设置，用输入地址进行上述存储体的行选择的多个标准译码器；

与上述多个存储体对应地设置，对应地驱动上述多个备用部件的多个备用译码器；

选择指定上述多个存储体的多条存储体选择线；

用来选择控制上述存储体中的上述标准译码器的标准译码器控制线；

用来选择控制上述存储体中的上述备用译码器的备用译码器控制线；

择一性地指定上述各存储体中的多个上述备用译码器的多条备用译码器选择线；

存储电路，该存储电路预先存储好一个或多个不合格存储单元的地址和与上述不合格存储单元的地址1对1地对应的上述备用译码器之间的关系信息，对输入地址和所存储的上述一个或多个不合格存储单元的地址进行比较，与一致检测时/不一致检测时对应地输出使上述备用译码器控制线激活/非激活的信号，在一致检测时，根据所存储的上述不合格存储单元的地址与备用译码器之间的关系信息，输出使上述多个备用译码器选择线选择性地激活的信号；

其中，上述存储电路具备：

存储一个或多个上述不合格存储单元的地址的第1存储装置；

对上述第1存储装置的信息和输入地址进行比较的比较电路；

根据由上述比较电路得到的一致检测时的输出，输出使上述备用译码器控制线激活的信号的第1输出电路；

存储上述多个备用译码器与上述不合格存储单元的地址之间的1对1的对应关系信息的第2存储装置；

在使上述备用译码器控制线激活时，根据在上述第2存储装置的信息和在置换中使用的地址的至少是最低位位信号，输出使上述多条备用译码器选择线选择性地激活的信号的第2输出电路；

其中，上述第1存储装置所存储的多个不合格存储单元的地址，定为仅仅在置换中使用的地址的最低位或由上述最低位与其高位的1位构成的仅仅2位不同的2种到4种的地址，

在上述第2输出电路的输入中，含有上述1位或上述2位的地址位；

上述第1存储装置，具备与切断/非切断状态对应起来存储在上述不合格存储单元的置换中使用的地址的最低位位信号、其反转信号和比上述最低位处于高位的各个位数据的多个第1熔丝器件，

上述第2存储装置，具备与切断/非切断状态对应起来存储表示与上述多个备用译码器之间的对应关系的编码数据中的上述最低位以外的各个位数据的第2熔丝器件，

上述第1输出电路具备：

对在上述置换中使用的地址的最低位位信号及其反转信号和与之对应的上述第1存储装置的存储数据进行比较的第1比较电路；

对比上述地址的最低位处于高位的各个位数据和与之对应的上述第1存储装置的存储数据进行比较的第2比较电路；

进行上述第1比较电路的比较输出和第2比较电路的比较输出的逻辑处理，输出使上述备用译码器控制线激活的信号的第1与门电路，

上述第2输出电路，是输入上述地址的最低位位数据和上述第2存储装置的存储数据，并对之进行译码，使上述多条备用译码器选择线选择性地激活的译码器。