[发明专利]三维多处理器系统芯片

说明书

(一)技术领域

本发明涉及一种三维多处理器系统芯片，属于集成电路设计制造技术领域。

(二)背景技术

随着集成电路工艺水平的进步，在深亚微米工艺条件下，单枚芯片上可以集成数千万个门电路。在一枚芯片上集成多个处理器是当今和未来集成电路的发展方向。2007年美国INTEL公司和AMD公司都宣布生产出来了四个处理器的系统芯片。随着处理器数量的增多，芯片面积越来越大，全局连线越来越长，使得在深亚微米半导体工艺中，半导体器件间的连线延迟和门电路的延迟相比已经不可忽略。深亚微米集成电路工艺需要减少连线延迟，复杂超大规模集成电路需要缩小芯片面积，因而需要三维集成电路芯片解决这些问题。三维集成电路制造工艺，目前在世界上还没有商业生产能力。

多处理器系统芯片的出现，使得数据计算功能已经表现的很好，但是处理器间的数据通信成为关键问题之一。国际上许多大型集成电路设计制造厂商，对片上多个处理器间的数据传输普遍采用片上总线结构。然而，国际上集成电路研究机构，高等学校对片上多个处理器间的数据传输的研究表明，采用INTERNET网络结构进行数据传输，在片上处理器数量较多时，网络结构比总线结构性能优越。

片上总线结构的数据传输方法，是把计算机系统组织的方法应用于集成电路芯片设计；片上总线结构的缺点是：当片上处理器数量增多时，对总线资源的竞争加剧，形成数据拥塞。另外，较长的互连线时间延迟，造成了电路功能紊乱。

因特网络结构的数据传输方法，模仿INTERNET的工作方式，在多个处理器间进行数据传输。因特网络结构的缺点是：网络协议比较复杂，增加了芯片面积的消耗，成本上升；同时串行数据传输方式不能充分发挥系统芯片的功能优势。

因此，需用一种新的结构组织、新的通讯方法以适应多处理器系统芯片数据通讯的需要。

(三)发明内容

为克服现有技术的缺陷，本发明提供一种三维多处理器系统芯片。

一种三维多处理器系统芯片，其特征在于它是由多个超大规模集成电路芯片晶圆堆叠而成，超大规模集成电路芯片晶圆上集成了多个处理器和多个三维片上网络路由器，处理器和三维片上网络路由器的数量比是4∶1，处理器之间通过三维片上网络路由器相连，每层超大规模集成电路芯片晶圆之间的三维片上网络路由器由垂直方向的数据通道相连，通过三维片上网络路由器进行晶圆层间的并行、双向数据传输。

所述的三维片上网络路由器是由先进先出行波移位缓冲存储器(FIFO)，同步矩阵开关阵列，和数字路由决策模块及并行网络接口汇集而成；并行网络接口输入端口与同步矩阵开关阵列相连接；在存储器一边的同步矩阵开关阵列的输出接口和先进先出行波移位缓冲存储器(FIFO)输入接口相连，先进先出行波移位缓冲存储器(FIFO)的输出接口与另一边同步矩阵开关阵列连接，通过同步矩阵开关阵列连接到并行网络接口；路由决策模块包括报头寄存器和状态标志寄存器，其接口含有命令输出接口；路由决策模块中的报头寄存器和状态标志寄存器通过报头数据和状态输入线与FIFO相连；路由决策模块的命令输出接口和同步矩阵开关的命令接收译码模块相连；利用命令接收译码模块实现路由决策模块的控制意图。

所述的先进先出行波移位缓冲存储器(FIFO)是由10条容量4K、数据宽度32位的移位存储器组成；根据需要其容量、数据宽度是可变的；每两块组合成一个双向移位FIFO，其输入和输出接口和同步矩阵开关阵列相连。

所述的两组同步矩阵开关阵列由控制命令接收译码模块、双向数字开关阵列组成；作为数据流的导向开关，外部和全局网络、局部网络、垂直网络相连，内部和10条FIFO的输入输出相连；矩阵开关阵列的规模为5X5，分别在平面八通道和立体两通道提供数据流导向服务，并行矩阵开关受控于路由决策模块，双向并行工作。

所述的路由决策模块是由数据流报头寄存器、状态标志寄存器、报头编码模块、决策形成模块、数据流控制模块、FIFO输入控制模块、FIFO输出控制模块组成；路由决策模块的输入接口与FIFO中的报头寄存器和状态寄存器相连，路由决策模块的输出接口和同步矩阵开关的命令接收译码器相连；根据数据流报头寄存器的信息，编译解码出数据来自何方，要去那里；决策形成模块根据解码信息和工作状态寄存器的信息作出控制命令和新报头编码信息。

所述的并行网络接口是32位宽度的数据通道，包括局部网络接口、全局网络接口和垂直网络接口，局部网络接口与临近的处理器相连，接收来自临近处理器的数据；全局网络接口与临近的路由器相连，接收来自远程的数据；垂直网络接口与不同晶圆层间的路由器相连，进行晶圆层间数据传输。