[发明专利]集成电路、半导体装置及制备方法

说明书

技术领域

本发明涉及集成电路、半导体装置及制备方法，特别是关于半导体结构的自对准接触。

背景技术

对半导体装置而言，当特征尺寸缩减以及芯片上的装置密度增加后，形成可靠的接触结构变得越来越困难。例如，接触结构的深宽比(深度对于宽度的比例)将随着装置密度的增加而增加。其结果是，进行接触蚀刻至所需深度而不致产生横向的过度蚀刻将变得日益困难。

为了更可靠地以较高的密度制造较小的半导体装置结构，可使用自对准接触。自对准接触不仅改良接触的物理特征，同时亦改良电性特征。自对准接触使用结构本身的材料特性，以避免或降低某些如上所述的工艺错误的发生。

图1A至图1C是现有技术工艺的一简要示意图，其形成由两个邻近晶体管共享的一源/漏极区域的一自对准接触。于一硅衬底120上形成一二氧化硅层110(栅极氧化层)，于该氧化层110上形成一多晶硅层130(栅极多晶硅层)，于多晶硅130上形成一保护电介质140。电介质140通常包含一氮化硅层，以于后续自对准源/漏极接处开孔的蚀刻过程中保护栅极。电介质140以及多晶硅层130使用一单独的光刻掩模(未显示)图案化，以定义晶体管栅极。加热该结构以氧化栅极多晶硅层130的侧壁，并因而于该侧壁上形成氧化硅层144。

于栅极多晶硅层130与电介质140的侧壁上形成包含氮化硅的电介质间隙壁150(图1B)，间隙壁150包含经沉积且未使用掩模而进行非等向性蚀刻的一层。实施一或多个掺杂步骤(例如，注入步骤)，以形成源/漏极区域160(亦即，160.1、160.2、160.3)。加热此结构以退火源/漏极区域，通常于源/漏极注入步骤后移除氧化层110。

自二氧化硅层形成厚的内层电介质(interlayer dielectric，简称ILD)170于此结构上，接着进行ILD化学机械抛光，以于后续接触掩模工艺前实质地平坦化此平面。形成并光刻图案化一光致抗蚀剂层180(图1C)于层170上，以于二晶体管共享的源/漏极区域160.2上方形成一开口。于光致抗蚀剂层180的开口可与晶体管栅极130部分重叠。

层170经由该光致抗蚀剂开口而蚀刻，因此，于层170内形成一开口，以暴露源/漏极区域160.2(亦可于此操作移除源/漏极区域160.2上的氧化层110，若其未于较早的步骤中移除，例如，于图1A阶段中紧接着在多晶硅130图案化步骤后的步骤)。此氧化层蚀刻对氮化硅而言具有选择性，栅极130受电介质140、间隙壁150内的氮化物所保护而未被暴露出。移除光致抗蚀剂且沉积一导电层(未显示)于层170的开口内，以提供源/漏极区域160.2的接触。可参阅，例如，2003年6月3日公告的Seo等人的美国专利第6,573,602号，该专利内容并于此处以供参考。

发明内容

以下概述本发明的某些特征，其它特征将详述如后。

一般而言，本发明于一方面提供一方法，其包括提供一衬底，包含一第一掺杂区，选自由一掺杂源极区及一掺杂漏极区所组成的族群；提供一第一栅极结构，具有一上表面及一侧表面，该侧表面邻近该第一栅极结构的该上表面并往该第一掺杂区向下延伸；提供一第二栅极结构，具有一上表面及多个侧表面，所述侧表面邻近该第二栅极结构的该上表面并往该第一掺杂区向下延伸。

此方法可更包含沉积一第一层，覆盖该第一栅极结构的该上表面、该第一栅极结构的该侧表面、该第一掺杂区、该第二栅极结构的该侧表面、以及该第二栅极结构的该上表面，以形成一开口。此方法可更包含于该开口处沉积一第二材料，覆盖该第一掺杂区，该第二材料定义一接触蚀刻区。此方法可更包含提供一第三材料，覆盖该第一栅极结构及该第二栅极结构的该上表面，惟未覆盖该第一掺杂区；以及自该开口处移除该第二材料。

提供该第三材料以覆盖该第一栅极结构及该第二栅极结构的该上表面、惟未覆盖该第一掺杂区的步骤，可包含沉积该第三材料的一层，覆盖该第一栅极结构的该上表面、该第二材料及该第二栅极结构的该上表面，以及移除覆盖该第二材料的该第三材料。

此方法可更包含沉积一电介质进入该开口，并覆盖该第一栅极结构及该第二栅极结构的该上表面。此方法可更包含蚀刻部分该电介质至接近该第一掺杂区的高度，以形成一开口，并可包含沉积一接触材料进入该开口。此方法更包含于沉积该接触材料进入该开口的步骤前，移除形成于该第一掺杂区上的接触停止材料。

于某些实施例中，第一掺杂区系包含一掺杂硅部分，邻近一硅化物接触区。该第一栅极结构可包含一多晶硅栅极部分，邻近一硅化物接触区。