[发明专利]非对称输入输出端口的上行交换电路及其交换方法

说明书

技术领域

本发明涉及通信领域中一种广泛存在于各种交换设备中的交换模块，尤其涉及一种非对称输入输出端口的上行交换电路及其交换方法。

背景技术

在通信系统中一般都包含一个交换装置，完成不同单板输入和输出信号之间的交换，以达到信号灵活分配的目的。比如在无线通信系统应用中，多个基带资源/单板可以灵活地交换到多个射频单元/单板，根据系统容量需求，交换单元一般由多个单板组成，采用负荷分担的方式，下行方向，输入连接到所有的基带资源/单板，输出连接到分担容量的射频单元/单板；上行方向反之。这种应用场景造成交换单元/单板中的交换芯片在下行方向——从基带到射频是多输入到少输出，在上行方向——从射频到基带是少输入到多输出，形成了不均衡的交换状态。这种结构和普通相等输入输出端口的时隙交换模块是显著不同的。

通常来说，交换的现有方案总是按照固定的思路，根据控制器的配置，从输入链路中选择相应的链路，然后选择该链路相应的时隙数据存储到相应的输出链路对应的时隙数据存储单元中，输出时按时隙把相应链路存储单元中的数据装配组合成一个完整的链路。但是，如果在非对称输入和输出交换模块中仍然采用这种方案，会在上行方向——少输入到多输出交换模块中浪费很多的存储单元。现有的方案没有很好地利用输入和输出不对称的关系，本发明提出的交换方案，能大幅减少存储单元被占用的数目，对降低器件的成本很有帮助。

下面，参照图1描述现有的下行方向上M个输入链路和N个输出链路之间的交换电路，M和N都是整数且0＜N＜M。每一条输入链路包含m个时隙，m为大于0的整数，而且每一条输出链路包含n个时隙，n为大于0的整数。

该下行交换电路包括N×n个选择单元、N×n个交换控制单元(图中未示出)、N×n个存储单元和N个装配单元。其中，每一个选择单元的输入端与所有输入链路相连，输出端与一个存储单元的输入端相连。每一个交换控制单元连接到一个选择单元的控制输入端上，用于对选择单元生成控制信号并将该控制信号施加在选择单元的控制输入端上。每一个装配单元的输入端与n个存储单元的输出端相连，输出端与一条输出链路相连。

图2是基于上述交换电路的结构在M个输入N个输出链路间进行下行交换的流程图。

步骤201，软件根据系统配置，来配置相应交换电路中的交换控制单元。交换控制单元生成的控制信号含义为N个输出链路中每一条链路上的时隙对应M个输入链路中哪一个链路上相应的时隙。

步骤202，选择单元根据交换控制单元提供的控制信号，为一条输出链路的特定时隙选择相应输入链路中的相应时隙。

步骤203，存储特定时隙内的数据到这条输出链路对应的存储单元中。

步骤204，将这条输出链路对应的存储单元中的数据按时隙顺序装配成这条链路完整的数据。

上行方向上N个输入链路和M个输出链路之间的交换电路及其交换流程与上述下行方向的类似，这里不再赘述。

现在，以24条链路(每条链路3个时隙)和12条链路(每条链路3个时隙)之间的上下行交换电路及其交换流程为例，详细描述现有的交换方案。

在示例的交换电路中，选择单元采用串联的两级多路复用器MUX来实现，第一级MUX用来选择链路，与该第一级MUX串联的第二级MUX用来选择该链路上的时隙；交换控制单元采用交换控制寄存器来实现，存储单元采用随机读写存储器RAM来实现，装配单元采用多路复用器MUX来实现。

下面，参照图3描述下行方向的交换电路及其交换流程。

在该下行交换电路中，软件通过配置接口来配置交换电路中的36个交换控制寄存器(图中未示出)，每个寄存器位宽是8位(bit)，前5bit选择24条链路中的一条，后3bit选择该链路中3个时隙的哪一个。

如图所示，24条输入链路中每一条链路都包含3个时隙，输入链路1的3个时隙数据在时间上按A1、A2、A3的排列顺序输入，输入链路2的3个时隙数据在时间上按A4、A5、A6的排列顺序输入，依次类推，输入链路24的3个时隙数据在时间上按A70、A71、A72的排列顺序输入。