[发明专利]可减少离子植入阴影效应的浅掺杂漏极版图逻辑运算方法

说明书

技术领域

本发明涉及半导体制造的一种可减少倾角离子植入阴影效应的浅掺杂漏极版图逻辑运算方法。

背景技术

LDD(lightly doped drain浅掺杂漏极)是通过版图逻辑运算产生的。进行LDD和Halo(晕环)(又称Pocket)两道离子植入，部分LDD和绝大多数Halo离子植入时并非垂直，而是倾斜一定角度，这就有可能受晶片上临近掩蔽层的光阻影响，从而产生阴影效应(如图1)。一般来说，版图逻辑运算产生的LDD沿着重注入层(Plus implant layer)的边界(如图2)，这使得在一些特殊版图中需要更加严格的重注入层版图设计规则，如图3中引入m1和m2最小尺寸的限制，用于拉开临近掩蔽层光阻到器件沟道的距离，减少倾角离子植入阴影效应(例如在有些0.15微米逻辑制程中，规定m1和m2的最小尺寸为0.4微米)。而且在制程中，也需要尽量减薄LDD的光阻(PR)厚度，控制CD(critical dimension关键性尺寸)和alignment overlay(叠加对准)的精度。

发明内容

本发明提供的一种可减少倾角离子植入阴影效应的浅掺杂漏极版图逻辑运算方法，在减小了阴影效应的同时，紧缩了版图面积，保证了工艺质量，同时提高了集成度。

为了达到上述目的，本发明提供了一种可减少离子植入阴影效应的浅掺杂漏极版图逻辑运算方法，包含以下步骤：

步骤1、确定栅极与有源区(ACT)交迭的金属氧化物半导体(MOS)管的沟道区域；

步骤2、将步骤1确定的区域每边涨大a，其中a可以根据具体的制程能力进行调整；

步骤3、在步骤2确定的区域内，进行离子植入，生成LDD。

利用本发明提供的版图逻辑运算，版图设计时m1和m2最小尺寸不再直接受到制程能力的限制，唯一和制程直接关联的参数变为a，这可以紧缩版图面积。一般情况下m1和m2小于a，这意味着通过本发明提供的版图逻辑运算产生的N型或者P型LDD层(NLDD/PLDD layer)会有一部分覆盖相邻的P+/N+重掺杂区(Plus)，由于在一般逻辑制程中LDD无论从浓度还是深度都远不如重掺杂区(Plus)，所以对重掺杂区不会产生任何影响。而LDD/Halo离子注入只有紧邻MOS管沟道的部分才会对MOS管特性产生影响，故而相比于传统LDD版图逻辑运算来说，本逻辑运算减少的离子植入区域对MOS管特性不会产生任何作用。

附图说明

图1是背景技术中倾角离子植入阴影效应的示意图；

图2是背景技术中传统版图逻辑运算产生的LDD的区域边界示意图；

图3是背景技术中与阴影效应相关的版图设计规则；

图4是本发明提供的一种可减少倾角离子植入阴影效应的浅掺杂漏极版图逻辑运算方法产生的LDD的区域示意图。

具体实施方式

以下根据图4具体说明本发明的较佳实施方式：

如图4所示，本发明提供了一种可减少倾角离子植入阴影效应的浅掺杂漏极版图逻辑运算方法，包含以下步骤：

步骤1、确定栅极与有缘区交迭的金属氧化物半导体(MOS)管的沟道区域；

步骤2、将步骤1确定的区域每边涨大a，在有些0.15微米逻辑制程中，可选择a值的范围为0.3-0.5um；

步骤3、在步骤2确定的区域内，进行离子植入，生成LDD。

利用本发明提供的逻辑制程，版图设计时m1和m2最小尺寸不再直接受到制程能力的限制，可以适当降低要求从而紧缩版图面积。唯一和制程直接关联的参数变为a，(如在0.15微米制程中，受制程能力限制，m1和m2最小尺寸为0.4微米。但是应用了这种新型的版图逻辑运算后，m1和m2可以下降到0.25微米，只需将a设定为0.4微米即可)一般情况下m1和m2小于a，这意味着通过本发明提供的版图逻辑运算产生的N型或者P型LDD层(NLDD/PLDD layer)会有一部分覆盖相邻的P+/N+重掺杂区(Plus)，由于在一般逻辑制程中LDD无论从浓度还是深度都远不如重掺杂区(Plus)，所以对重掺杂区不会产生任何影响。而LDD/Halo离子注入只有紧邻MOS管沟道的部分才会对MOS管特性产生影响，故而相比于传统LDD版图逻辑运算来说，本逻辑运算减少的离子植入区域对MOS管特性不会产生任何作用。