[发明专利]改善互连叠层中局部气隙形成的控制

说明书

技术领域

本发明涉及一种在衬底上具有互连叠层的集成电路器件。本发明也涉及一种制作集成电路器件的互连叠层的方法。

背景技术

集成电路器件的互连叠层按照国际半导体技术发展蓝图(ITRS)的预测不断发展。尺寸、互连线之间的电容值以及相应的串扰和RC延迟都减小了。

所关注的一方面是所述互连叠层的金属间的电介质层部分的介电常数(dielectric permittivity)k的减小。通过将空气或真空作为绝缘材料代替通常使用的低k材料，可以实现最大的减小。例如在US2004/0229454 A1中描述了这一点。在互连叠层的多个下部互连层面上提供气隙。所述气隙被横向限制在仅衬底的界定部分。因此，在该文件中描述的互连叠层包含没有提供气隙的上部互连层面。

US 2004/0229454 A1的处理方案在多个层面的互连叠层中实现气隙集成，包括交替沉积SiLK作为金属间的电介质层和未掺杂硅玻璃(USG)层作为层间电介质层。根据众所周知的双镶嵌加工技术，在每个互连层面上的金属间的电介质层中制备铜金属线部分，并且将通路集成到层间电介质层中。在互连叠层形成达到中间互连层面之后，沉积蚀刻阻挡层并横向进行结构化，以限定形成气隙的区域。这个区域的横向边界通过从底部互连层向中间互连层面的顶部上的蚀刻阻挡层延伸的横向蚀刻阻挡层限定。

随后，向未遮挡的区域施加氟化氢(HF)。HF去除了中间金属层的USG层，穿透下方的SiLK层以侵蚀紧邻下方的互连层面的USG层，并不断扩展直到到达并侵蚀底部互连层面的金属间的电介质层。这样，在横向限定的区域中、以及在蚀刻阻挡层下的互连层面上形成气隙。在气隙形成之后，对于顶部互连层面继续进行形成电介质层的处理。

由于在中间互连层面上的金属线之间的沟槽的长宽比改变，采用已知的等离子体增强化学气相沉积技术的电介质层的非保形的沉积导致中间层面的金属线之间形成空腔。这里使用术语空腔是为了区别在中间互连层面下方的互连层面上产生的气隙。所述空腔的形状(宽度和高度)随着该沟槽的长宽比而变化。同样地，所述空腔的宽度和封闭高度将改变。

现在参照图1进一步阐明现有技术的气隙处理和涉及这个方法的问题。图1是互连叠层100的中间和顶部互连层面的示意剖面图。图1中示出的层序列包括包含金属通路104和106的中间层间电介质层102，包含金属互连线部分110、112和114的中间金属间的电介质层108，包含金属通路118、120和122的顶部层间电介质层116，以及包含互连金属线部分126和128的顶部金属间的电介质层124。在中间互连层面顶部上形成蚀刻阻挡层130。

用于沉积顶部电介质层116和124的非保形等离子体增强CVD技术的结果是，在金属互连线104和106之间，同样也在金属互连线和横向蚀刻阻挡层138和140之间的沟槽中形成空腔132、134和136。空腔132至136的封闭高度取决于对应的沟槽的宽度变化。沟槽越宽，所述空腔的封闭高度就越高。图1中有问题的区域以圆圈142重点划出，其中空腔136和金属互连线部分128重叠。这种情形导致在制作金属互连线部分128期间产生空腔136的开口。这很有可能导致金属(铜)侵入空腔。众所周知，在互连叠层中铜的扩散将引起可靠性问题。

用于顶部电介质层116和124的电介质材料在其介电常数方面典型地不同于用于中间互连层面108的材料。由于在蚀刻阻挡层130中的开口，顶部层间电介质层116的材料也沉积在中间互连层面108的一些部分中。因此，所述介电常数和互连叠层的性能在不同的横向区域中变化。这可能在集成电路器件工作期间导致不良影响。

此外，在中间互连层面108处的互连线部分的帽盖(capping)取决于是否设置在由横向蚀刻阻挡层138和140限定的开口内部或外部而变化。互连线段114，位于开口外部，被例如用SiC制作的蚀刻阻挡层覆盖(cap)。相反，金属互连线部分110和112被典型地由如CoWP、CuSiN等材料组成的自对准阻挡层覆盖。这可能导致在横向蚀刻阻挡层138和140的内部和外部区域中出现不同的可靠性性能。