[发明专利]用于半导体电路小片的三维封装的可堆叠封装

说明书

技术领域

本发明涉及一种三维可堆叠半导体封装，且更特定来说，涉及一种用于涉及无引线 封装的封装类型的三维可堆叠半导体封装。

背景技术

随着半导体集成电路芯片变得更加多功能且高度集成，芯片包含较多的结合焊垫 (或端子焊垫)，且因此用于芯片的封装具有较多的外部端子(或引线)。当具有沿着封 装周边的引线的常规塑料封装必须容纳大量电连接点时，封装的占据面积增加。然而， 许多电子系统中的目标是最小化系统的总体尺寸。因此，为了容纳大量引脚而不增加封 装的占据面积，封装的引脚间距(或引线间距)必须减小。然而，小于大约0.4mm的 引脚间距带来许多技术问题。举例来说，对具有小于0.4mm的引脚间距的封装进行修 整需要昂贵的修整工具，且引线容易在封装的处置期间弯曲。另外，此类封装的表面安 装由于所需的关键的对准步骤而要求成本较高且复杂的表面安装工艺。

因此，为了避免与常规精细间距封装相关联的技术问题，已有人提出具有分区阵列 (area array)或无引线外部端子的封装。这些封装包含球栅阵列封装、芯片级封装、四 方扁平无引线(QFN)封装以及双列扁平无引线(DFN)封装。半导体行业目前使用若 干芯片级封装。微球栅阵列封装(μBGA)和凸点芯片载体(BCC)是芯片级封装的实 例。μBGA封装包含上面有形成导电图案的聚酰亚胺带且采用与常规塑料封装完全不同 的制造工艺。凸点芯片载体封装包含衬底，所述衬底具有围绕铜合金板的顶面的中央部 分形成的凹槽以及形成于凹槽中的电镀层。因此，芯片级封装使用专用的封装材料和工 艺，其增加了封装制造成本。

图1A是现有技术的典型塑料囊封封装100(展示封装的俯视图100A、仰视图100B 以及侧视图100C)。特定来说，囊封封装100是QFN封装。QFN封装100是无引线封 装，其中对印刷电路板(PCB)的电接触是通过将封装100的底部100B表面上的焊接 区(land)焊接到PCB而形成的，而不是以较传统形成的周边引线焊接到PCB。

图1B是使用中的现有技术QFN封装100的横截面图，且包含一铜焊接区101、多 个焊料镀敷区域103、多个金引线导线105以及一向下结合区域107。铜焊接区101常 常镀敷材料115(例如银)，所述材料经施加以便于金或铝导线结合(未图示)。集成电 路电路小片109以合适的电路小片附接材料113(例如热环氧树脂)附接到QFN封装 100。施加模制化合物111或其它覆盖材料以完成QFN封装100。

因此，使用常规封装材料和工艺的例如QFN或DFN的集成电路封装仅可通过仅存 在于封装底面上的铜引线框101/镀敷区域103(图1B)的下部部分接入，以用于例如到 印刷电路板的电互连。因此，在给定的印刷电路板占据面积中提供较高密度的集成电路 封装需要一种允许集成电路封装以位于彼此之上乃至并排的方式容易地堆叠的方式。

发明内容

在一个示范性实施例中，本发明是一种无引线三维可堆叠半导体封装的衬底条带组 件，其在例如四个外围边缘的顶部、底部和侧面上具有安装接触件。所述衬底条带可经 制造以用于安装单个电组件(例如，集成电路电路小片)或可以X-Y矩阵模式布置多 个衬底条带。所述条带矩阵稍后可单体化为各个封装条带以用于无引线封装。

每一衬底条带包含无引线外部部分，所述无引线外部部分具有多个彼此电隔离的区 段。每一区段具有扁平导线结合区域以及基本上垂直于所述扁平导线结合区域的侧壁区 域。所述侧壁区域以同心的方式定位于所述外部部分的最外周边上。

每一衬底条带还包含内部部分，其以同心的方式定位于所述外部部分内且与所述外 部部分电隔离。所述内部部分比所述外部部分的所述侧壁区域薄，且经设计以充当用于 集成电路电路小片或其它电组件的附接区域。所述内部部分与所述集成电路电路小片 (或细件)的组合厚度小于所述侧壁区域的高度。此安装布置使所述侧壁区域的最上部 分保持电暴露以用于在所述第一封装之上安装额外的无引线封装或其它组件。

在另一示范性实施例中，一种无引线三维可堆叠半导体封装的衬底条带组件在例如 两个相对(例如，平行)边缘的顶部、底部和侧面上具有安装接触件。所述衬底条带可 经制造以用于安装单个电组件(例如，集成电路电路小片)或可以X-Y矩阵模式布置 多个衬底条带。所述条带矩阵稍后可单体化为各个封装条带以用于无引线封装。