[发明专利]半导体存储器件及其制造方法

说明书

本发明为下述母案的分案申请：

申请日：2004年8月30日

申请号：200410074878.6

发明名称：半导体存储器件及其制造方法

技术领域

本发明涉及半导体存储器件，特别是涉及SRAM(静态随机存取存储器)。

背景技术

在采用了SOI(绝缘体上的硅)衬底的MOSFET(金属-氧化物-硅场效应晶体管)中，作为谋求工作速度的高速化和电流驱动能力的提高的器件，提出了DTMOSFET(动态阈值电压MOSFET，以下称为“DTMOS”)(例如，参照专利文献1)。

SOI衬底具有依次层叠了硅衬底、掩埋氧化膜(BOX)层和硅层(SOI层)的层叠结构。在DTMOS中，在SOI层上，在下表面有选择地形成具有栅氧化膜的栅电极。另外，在SOI层内，夹持位于该栅电极的下方的体区而成对的源/漏区。DTMOS的特征在于，栅电极与体区相互电连接。

在DTMOS中，例如如果栅电极为H(高)电平，晶体管处于导通状态，则伴之以体电位也为H电平。于是，晶体管的工作阈值电压下降，其结果是，与采用了SOI衬底的通常的MOSFET相比，能够流过较多的电流(即，电流驱动能力提高了)。

一般来说，晶体管的栅电极具有有源区上的电极部和与之连接的元件隔离绝缘膜上的焊区部。如专利文献1所公开的那样，在DTMOS的栅电极的焊区部，形成了抵达元件隔离绝缘膜的下方的SOI层的接触。元件隔离绝缘膜的下方的SOI层与栅电极下的体区连结，而且与该体区为相同的导电类型。也就是说，DTMOS的栅电极与体区经上述接触和元件隔离绝缘膜的下方的SOI层，相互电连接在一起。

[专利文献1]特开2001-77368号公报(第4-6页，图3)

发明内容

在DTMOS中，形成了将栅电极和体区与栅电极的焊区部连接用的接触的这部分与通常的MOSFET相比，元件形成面积增大。因此，DTMOS难以应用于要求在半导体衬底上的小面积内形成多个晶体管的器件。

作为这样的器件之一，可举出SRAM。如果将DTMOS应用于构成SRAM的存储单元的晶体管(存储晶体管)的每一个，则SRAM单元的工作阈值电压下降，其结果是，可使工作速度性能得到提高。以往，SRAM单元一般具有4个晶体管和2个负载。但是，近年来伴随半导体器件的驱动电压的低电压化，采用各有2个存取晶体管、2个驱动晶体管和2个负载晶体管的总计6个晶体管构成的SRAM单元正在成为主流。因此，将DTMOS应用于SRAM变得更加困难。

另外，在DTMOS中，由于栅电极与体区连接，所以在栅电极的电位上升时，对体区与源/漏之间的PN结施加正向偏压，在该部分往往流过漏泄电流。因此，如果将DTMOS应用于SRAM单元，则担心发生SRAM的功耗增大的问题。

本发明是为了解决以上的课题而进行的，其目的在于，在抑制SRAM单元的形成面积的增大的同时，使工作可靠性得到提高，进而抑制伴随应用DTMOS而导致的功耗的增大。

本发明第1方面的半导体存储器件的特征在于：具备SRAM(静态随机存取存储器)单元，其中具有存取MOS(金属-氧化物-半导体)晶体管、驱动MOS晶体管、以及连接字线与上述存取MOS晶体管的栅电极的接触，上述接触与上述存取MOS晶体管和上述驱动MOS晶体管中的至少一方的体区电连接。

第2方面的半导体存储器件的特征在于：具备SRAM单元，其中具有第1和第2负载MOS晶体管、以及连接上述第1负载MOS晶体管的栅电极与上述第2负载MOS晶体管的漏区的接触，上述接触与上述第1负载MOS晶体管的体区电连接。

第3方面的半导体存储器件的特征在于：具备SRAM单元，其中具有负载MOS晶体管、以及连接电源布线与上述负载MOS晶体管的源区的第1接触，上述第1接触与上述负载MOS晶体管的体区电连接。

本发明第4方面的半导体存储器件的特征在于：具备SRAM单元，其中具有存取MOS晶体管、驱动MOS晶体管、以及连接接地布线与上述驱动MOS晶体管的源区的第1接触，上述第1接触与上述存取MOS晶体管和上述驱动MOS晶体管双方的体区电连接。