[发明专利]硅化合物、多层布线装置及其制造方法

说明书

本申请基于2007年8月10日提交的在先日本专利申请 NO.2007-209505，并要求其优先权，在此通过引用的方式将该申请的全部内 容并入本文。

技术领域

本发明涉及多层布线装置及其绝缘膜结构。

背景技术

众所周知，绝缘膜寄生电容的增加会降低信号的传输速度，然而， 当半导体装置的线间距离超过1μm时，线延迟对整个装置的影响是很小 的。

然而，当线间距离为1μm或以下时，对装置速度的影响会较大，以 及当形成的电路的线间距离为0.1μm或以下时，线间的寄生电容将对装 置速度造成很大的影响。

具体而言，归因于集成半导体装置的集成化和元件密度的增加，以 及尤其是对多层化半导体元件需求的增加，装置的集成化使线间距离变 窄，线间寄生电容的增加使线延迟的问题变得更严重。如下述式(3)所示， 线延迟(T)受电阻(R)和线间电容(C)影响。

T∝CR    (3)

式(1)中ε(电容率)与C之间的关系如式(4)所示。

C＝ε0εrS/d    (4)

(其中S是电极面积，ε0是真空下的电容率，εr是绝缘膜的电容率和 d是线间距离)。

因此，缩减线延迟的一个有效方法是降低绝缘膜的电容率。

目前，半导体装置和其它多层布线装置的多层布线结构中使用的绝 缘膜主要为低电容率涂覆的绝缘膜(low-permittivity coated insulating film) 和扩散屏障绝缘膜，以及通过等离子体CVD形成的蚀刻终止层。

无机膜如二氧化硅(SiO₂)、氮化硅(SiN)和磷硅酸盐玻璃(PSG)，或有 机聚合物如聚酰亚胺等已经常用作该绝缘材料。然而，最常用于半导体 装置的CVD-SiO₂膜的相对电容率约为4。SiOF膜(作为低电容率CVD膜 的开发对象)的相对电容率为约3.3～3.5，但是由于其吸湿性高，其相对电 容率随时间增加。另一最新研发的低电容率成膜材料通过向低电容率成 膜材料加入加热下挥发或分解的有机树脂等而制得，然后在成膜期间进 行加热制得多孔膜，然而，由于其具有多孔，其机械性一般很弱。而且， 目前，孔径非常大(10nm或以上)，如果为了降低电容率而提高多孔性， 由于吸湿，电容率很可能会增加，且膜强度会下降。

为了解决上述问题，曾研究成膜后通过紫外线、等离子体或电子束 将绝缘膜硬化和强化的方法，然而在这些方法中，由于Si-C键断裂(消去 有机基团(主要为CH₃基团))，绝缘膜的电容率和厚度损失容易增加，因 此仍需要合适的解决方法。当增加多孔绝缘膜的多孔性以降低电容率时， 该膜的吸湿性增加，且Si-C键断裂导致绝缘膜电容率的增加变得更为明 显。

为了抑制这些损害，并改善膜强度同时不牺牲电容率(日本专利申请 号2004-356618(权利要求)和日本专利申请号2005-235850(权利要求))， 研究了一种方法，其在多孔绝缘膜上形成高密度绝缘膜，然后将其上方 曝光在UV、等离子体或电子束下，获得了一定的成功，然而，对于作为 装置的应用仍需要付出更大的努力。

发明概述

本发明的一个实施方式提供了一种硅化合物，其由式1表示的聚碳 硅烷、式2表示的聚硅氮烷或它们的混合物组成，其中R¹～R³中的至少 部分被其它基团取代，其在210nm或以下的UV吸收率高于未取代的硅 化合物。

[C3]

其中，在式1中，R¹和R²可以相同或不同，每一个表示为氢原子或 任选取代的烷基、烯基、环烷基或芳基，n是10～1000的数值；在式2 中，R¹、R²和R³可以相同或不同，每一个表示为氢原子或任选取代的烷 基、烯基、环烷基或芳基，但取代基R¹、R²和R³中的至少一个为氢原子， n是用于获得数均分子量为100～50,000的硅氮烷聚合物所需的重覆单元 数目；式1和式2中的符号彼此独立。

附图说明

图1A、1B和1C是制造半导体装置的工艺的示意图；