[发明专利]半导体集成电路

说明书

技术领域

本发明涉及半导体集成电路，更具体地，涉及设置有DRAM(动态随机存储器)的存储器单元的半导体集成电路。

背景技术

近年来，DRAM(动态随机存储器)已经普遍地在半导体集成电路中用作储存器件。在DRAM中，通过将电荷储存在存储器单元中的每个的电容器中来将数据记录在存储结点中，并且经由栅极晶体管在位线和储存结点之间进行数据交换。为了如上所述执行数据交换，而且即使储存在储存结点中的数据具有基本上与在DRAM中的电源电压VDD的相同电压数据交换也不会失败，将高于电源电压VDD的升压电压VPP施加给栅极，以便使栅极晶体管达到被选择的状态。

对于这种操作，DRAM的栅极晶体管需要具有足以耐受升压电压VPP的施加的电平的耐压(voltage resistance)。对于MOS(金属氧化物半导体)晶体管，采用较厚的栅极氧化物膜能够提高耐压。当晶体管不具有对于被施加的电压来说足够高的耐压时，元件将比通常更快地老化变劣，或者元件被损坏。考虑到此，栅极晶体管的栅极氧化物膜一般具有与给栅极晶体管的栅极提供升压电压VPP的驱动电路的晶体管的栅极氧化物膜的厚度相同的厚度。

另一方面，施加给构成控制电路的晶体管的电源电压VDD，并且这种晶体管不需要具有与驱动电路的晶体管和栅极晶体管一样高的耐压。因此，任何构成在电源电压VDD下操作的电路例如，控制电路的晶体管能够具有比驱动电路的晶体管和栅极晶体管的栅极氧化物膜更薄的栅极氧化物膜。用像这样的较薄的栅极氧化物膜，电路运行能够变得更快，并且晶体管能够更加小型化。

这样，对于半导体集成电路，根据施加的电压改变晶体管的栅极氧化物膜的厚度(或者耐压的电平)，从而能够减小电路尺寸同时保证晶体管的耐压的电平。日本专利特开2001—15704描述了根据施加的电压使用具有不同厚度的多个晶体管的这样的在先技术。

本发明人已经发现了如下问题。晶体管具有两种不同类型的耐压，一种是不会在电压施加后立即损坏元件，而另一种是不会由于持续电压施加而引起元件的老化变劣。这样，对于施加有高电压的晶体管，当对于在一部分中将要经历高电压的短期施加的任何晶体管被设计为耐受高电压的持续施加时，最终的晶体管在产品寿命方面表现显著较小的性能变劣。然而，采用这样的耐压设计，晶体管中的栅极氧化物膜在厚度上将过多增加，从而由于元件尺寸的增加而引起电路尺寸增加的问题。

发明内容

根据本发明的一个方面的半导体集成电路可以包括多个驱动电路，以根据控制信号用从第一电源提供的第一电压或者从第二电源提供的第二电压来驱动各自多个字线；多个栅极晶体管，其中在多个栅极晶体管中的每个中栅极连接到多个字线中的一个，并且在储存结点和位线之间的连接状态基于提供给连接到栅极的字线的电压而改变；以及控制电路，其经由多个栅极晶体管中的一个控制从储存结点读取的数据或向其写入的数据。在该半导体集成电路中，多个栅极晶体管中的每个的栅极氧化物膜比构成多个驱动电路的晶体管中的每个的栅极氧化物膜更薄。

根据本发明的另一方面半导体集成电路可以包括DRAM单元、连接到包括在该DRAM单元中的栅极晶体管的栅极的字线以及驱动该字线的驱动电路。在半导体集成电路中，驱动电路中的晶体管具有比栅极晶体管的栅极氧化物膜厚的栅极氧化物膜。

在本发明的半导体集成电路中，其栅极不经历第一或第二电压的静态施加的栅极晶体管设置有比驱动电路的晶体管的栅极氧化物膜薄的栅极氧化物膜。这有利地减小半导体集成电路的电路尺寸而不过多增加栅极晶体管的元件尺寸。

本发明的半导体集成电路能够在电路尺寸方面提高效率。

附图说明

本发明的上述和其它示例性方面、优点以及特征，通过以下结合附图对某些示例性实施例的描述，将变得更加明显，其中：

图1是示出根据本发明的第一实施例的半导体集成电路的框图；

图2是示出半导体集成电路的使用时间与元件的变劣速度之间的关系图；

图3是示出根据本发明的第二实施例的半导体集成电路的框图；

图4是示出关于根据本发明的第二实施例的半导体集成电路的栅极氧化物膜的示例性厚度设置的表格；

图5是示出根据本发明的第三实施例的半导体集成电路的框图；

图6是示出将要施加给第一实施例中的驱动电路DRV的电压与将要施加给第三实施例中的驱动电路DRV的电压之间的关系的图；以及

图7是示出现有技术的半导体集成电路的框图。

具体实施方式

第一实施例