[发明专利]半导体存储装置

说明书

相关申请的交叉引用

本发明要求分别于2007年9月4日和2008年8月27日提交的韩国 专利申请号10-2007-0089644和10-2008-0083862的优先权，这些申请通 过引用全部结合于此。

背景技术

本主题涉及半导体存储装置，更具体地，涉及半导体存储装置的副孔 区(sub hole region)中的晶体管布局。

半导体存储装置，如动态随机存取存储器(DRAM)，包括接口区、 核心区、以及用于在接口区和核心区之间传输数据的分层数据总线。段输 入/输出线和局部输入/输出线设置在核心区，并且从接口区到核心区设置 全局输入/输出线。

单元阵列的配置和数据路径根据半导体存储装置的尺寸和性能而变 化。

在传统的单元阵列结构中，存储在多个单元中的数据通过相应的位线 读出放大器(BLSA)共享单个段输入/输出线。对于其中位线读出放大器 阵列在上单元阵列和下单元阵列之间共享的共享位线读出放大器结构，存 在用于选择性连接位线读出放大器和上/下位线的位线连接器。因此，共 享位线读出放大器的上、下单元阵列块中的数据也可以共享段输入/输出 线。

段输入/输出线通过输入/输出开关连接到局部输入/输出线。这是为了 防止段输入/输出线受局部输入/输出线的很高的电容的影响。因此，所有 的段输入/输出线通过输入/输出开关连接到局部输入/输出线。

输入/输出开关设置在半导体存储装置中的副孔区中。副孔区是指水 平布置在上/下单元阵列之间的位线读出放大器阵列与垂直布置在左/右单 元阵列之间的副字线驱动器阵列相互交叉的区。位线读出放大器驱动电 路、位线控制电路和副字线控制电路、以及上述输入/输出开关设置在副 孔区中。

图1A、图1B和图1C示出半导体存储装置的典型的存储区架构。图 1A、图1B和图1C是单个图的各部分。也就是说，图1B的顶部与图1A 的底部耦合，图1B的底部与图1C的顶部耦合，以形成单个图。

参考图1A、图1B和图1C，多个单元阵列(MAT)和副字线驱动器 阵列以矩阵形式设置。这里，为了方便，未示出位线读出放大器阵列。

段输入/输出线SIO<0>/SIOB<0>和SIO<2>/SIOB<2>以及段输入/输 出线SIO<1>/SIOB<1>和SIO<3>/SIOB<3>分别在行方向上排列在单元阵 列MAT之上和之下。局部输入/输出线LIOU<0>/LIOBU<0>、 LIOU<1>/LIOBU<1>、LIOD<0>/LIOBD<0>和LIOD<1>/LIOBD<1>， 以及局部输入/输出线LIOU<2>/LIOBU<2>、LIOU<3>/LIOBU<3>、 LIOD<2>/LIOBD<2>和LIOD<3>/LIOBD<3>分别在列方向上排列在单 元阵列MAT之间。

即使仅仅考虑段输入/输出线SIO<0>/SIOB<0>、SIO<2>/SIOB<2>、 SIO<1>/SIOB<1>和SIO<3>/SIOB<3>以及局部输入/输出线 LIOU<0>/LIOBU<0>、LIOU<1>/LIOBU<1>、LIOD<0>/LIOBD<0>和 LIOD<1>/LIOBD<1>，根据存储区，连接段输入/输出线和局部输入/输出 线的输入/输出开关(设置在副孔区中)的形状也是不同的。

更具体地，中间存储区包括用于连接段输入输出线SIO、SIOB和上 局部输入/输出线LIOU、LIOBU的第一输入/输出开关51A，以及用于连 接段输入/输出线SIO、SIOB和下局部输入/输出线LIOD、LIOBD的第 二输入/输出开关51B。

上存储区仅仅包括用于连接段输入/输出线SIO、SIOB和上局部输入 /输出线LIOU、LIOBU的第一输入/输出开关51A。