[发明专利]可编程门列阵中嵌入式可重构存储器

说明书

技术领域

本发明涉及集成电路设计及可编程门列阵(Field Programmable Gate Array，FPGA)芯片设计领域，尤其涉及FPGA芯片中嵌入式存储器模块 的设计。为了满足FPGA大量片上数据存储能力的需求，本发明提供了一 种可编程门列阵中嵌入式可重构存储器。

背景技术

FPGA的片上存储资源有两种实现方式：细粒式和粗粒式。所谓细粒 式，是指每个基本逻辑单元可以配置成一个小的存储器，若干个小存储器 再通过合并进行扩展。它不需要额外逻辑，但存储密度较低，适用于存储 需求不多的应用。而粗粒式，就是将大容量的存储器模块嵌入到FPGA芯 片中作为专用存储单元，与细粒式相比具有存储密度高的优点，适用于数 据处理等需要大量片上存储空间的情况。

随着FPGA应用日益广泛，尤其在多媒体、通信和信号处理领域，大 容量存储需求越来越多，嵌入式存储器模块因此成为FPGA芯片中十分重 要的资源。为了提高应用的灵活性和广泛性，这些存储模块需要具有一定 的可重构特点。

发明内容

(一)要解决的技术问题

有鉴于此，本发明的主要目的在于提供一种可编程门列阵中嵌入式可 重构存储器，以满足可编程门阵列大容量存储的需求，达到大容量片上存 储的目的。

本发明为一个18Kb的存储器，通过外围电路设计，实现了存储器的 多种配置模式，提高了其应用的灵活性和广泛性。

(二)技术方案

为达到上述目的，本发明采用的技术方案如下：

一种可编程门列阵中嵌入式可重构存储器，该存储器包括存储单元阵 列、A端口外围电路、B端口外围电路，以及A端口外围电路与可编程门 列阵芯片配置层之间的一个字线选择器和二个位线选择器；该存储单元阵 列是双端口存储单元阵列，具有A端口和B端口，A端口外围电路通过 字线选择器及位线选择器与双端口存储单元阵列的A端口连接，B端口外 围电路直接与双端口存储单元阵列的B端口连接。

上述方案中，所述存储单元阵列由64×288个存储单元构成，每个存 储单元是6管双端口结构。

上述方案中，所述A端口和B端口分别具有独立的控制信号和控制 电路，可独立进行读或写操作。

上述方案中，所述A端口外围电路包括预充电电路及4-1多路选择器、 灵敏放大器、输出选择阵列、输入选择阵列、输出总线开关矩阵、输入总 线开关矩阵、输出缓冲器、输入缓冲器、行/列译码器和控制电路；其中， 输入缓冲器、输入总线开关矩阵、输入选择阵列与预充电电路及4-1多路 选择器依次连接，且该预充电电路及4-1多路选择器、灵敏放大器、输出 选择阵列、输出总线开关矩阵和输出缓冲器依次连接，行/列译码器和控制 电路同时连接于预充电电路及4-1多路选择器、灵敏放大器、输出选择阵 列、输入选择阵列、输出总线开关矩阵、输入总线开关矩阵、输出缓冲器 和输入缓冲器。

上述方案中，所述输出选择器阵列由六组二选一多路选择器阵列构 成，每组选择器阵列由一个地址信号控制；第一组36个二选一选择器用 于从72位数据中选出36位，第二组18个二选一选择器用于从上组输出 的36位中选出18位，第三组9个二选一选择器用于从上组输出的18位 中选出9位，第四组4个二选一选择器用于从上组输出的9位中的8位中 选出4位，第五组2个二选一选择器用于从上组输出的4位中选出2位， 第六组1个二选一选择器用于从上组输出的2位中选出1位。

上述方案中，所述预充电电路及4-1多路选择器中的预充电电路，用 于实现一个时钟周期内先读后写的功能，读和写是在两个不同的时间窗口 进行的。

上述方案中，所述B端口外围电路的结构与所述A端口外围电路的 结构相同。

上述方案中，在可编程门列阵配置阶段对该可编程门列阵进行初始 化，利用信号modesel对字线选择器及位线选择器进行控制，当modesel 为低电平时，来自可编程门列阵芯片配置层的字线wl、位线bl和bln分别 通过4-1多路选择器进入A端口外围电路，从而将配置信号‘1’或‘0’ 通过A端口写入该存储器中的存储单元，实现该存储器作为ROM来使用。