[发明专利]抑制因切割和BEOL处理引起的IC器件损伤的方法

说明书

技术领域

本发明涉及集成电路(IC)半导体器件及其结构与制造方法。更具体 而言，本发明涉及结构特征，其适于避免由通过已知的切割工艺将半导体 晶片细分成单独的芯片而引起的对半导体器件的损伤。另外，本发明涉及 避免在制造工艺末期的后段制程(BEOL)、互连以及半导体器件处理期 间形成的互连结构中的芯片封装交互(interaction)故障。

背景技术

诸如互补金属氧化物半导体场效应晶体管(CMOS FET)器件等的微 电子半导体IC器件是以复杂的工艺来制造，在该工艺中形成数量庞大的 分隔的电子器件。这样的制造大量电子器件的制造工艺称为超大规模集成 (VLSI)工艺。经过许多处理步骤之后，必须通过切割将单片的半导体晶 片细分形成许多个单独的半导体芯片。

参照图1A，其示出处于先进的制造阶段中的现有技术的CMOS FET 单片半导体器件10的示意性局部截面正视图，该半导体器件10包括许多 VLSI电子IC器件。然而，为了便于示例和说明，图1A中仅示出半导体 器件10的包括并置的第一芯片10A和第二芯片10B的部分。这两个芯片 代表半导体器件10中其它地方所包括的许多的这样的芯片。包括第一芯片 10A和第二芯片10B的半导体器件形成在半导体衬底12内的有源器件前 段制程(FEOL)区中和该区的顶表面16上。衬底12通常包括单晶硅(Si) 半导体晶片。图1B示出进行切割步骤之后分开的第一芯片10A和第二芯 片10B，如下所述。

最初，在BEOL处理之前，在FEOL处理期间在衬底12的顶表面16 上形成有源器件FEOL区14(被抽象性地示为具有模糊特征的层)。有源 器件FEOL区14包含例如CMOS FET器件的结构(为了便于示例而未示 出)，一部分结构形成在衬底12中，而一部分结构则形成在其顶表面16 上。如本领域技术人员所公知的，CMOS FET器件通常会到达衬底12的 顶表面16上方。接着，在后段制程(BEOL)处理步骤期间，互连层15 (为了便于示例，也被抽象地示为层)形成在有源器件层14的顶表面17 上。互连层15含有金属结构，其通常由铜组成，且提供形成在多层的层间 介电(ILD)层(即ILD叠层)中的外部互连(互连)，用于将多个FET 器件(例如第一半导体芯片10A(左侧)和第二半导体芯片10B(右侧)) 电连接到外部器件，如将在5A/5B中示例且参考图5A/5B在下面所说明的。 互连层15包括将通过切割而分隔的左侧部分15A和右侧部分15B。图1B 示出该切割的结果。

在第一芯片10A(图1A/1B左侧)的底部处为第一衬底部分12A，在 其上方的表面16上支撑着第一有源器件层14A。类似地，互连层15的左 侧部分15A形成在第一有源器件层14A上。第二芯片10B(右侧)的底部 处为第二衬底部分12B，在其上方的表面16上支撑着第二有源器件层14B。 类似地，互连层15的右侧部分15B形成在第二有源器件层14B上。切割 槽130位于第一与第二芯片10A/10B之间的间隔中。虽然为了便于示例而 未示出，但如本领域技术人员所公知的，切割槽130围绕着每个芯片。

此外，分隔的第一和第二止裂件(crackstop)50A/50B形成于互连层 15A/15B中而分别围绕着互连层15A/15B的周界。第一和第二止裂件 50A/50B中的每一个分别位于每个芯片10A/10B的切割槽130与有源区域 (AA)之间。止裂件50A/50B沿着芯片10A和10B的周界设置，以保护 每个互连层15A/15B免受否则可能由破裂引起的损伤。每个止裂件 50A/50B完全延伸贯穿互连层15而到达有源器件层14的顶表面17。

在BEOL处理中常规地，在半导体器件10的有源器件FEOL区14 上的互连层15中形成至少一个介电材料层。通常将介电层制造为使得金属 互连线(如下所述)可形成于其上，以向FET器件提供外部电连接。铜、 钨、铝或其合金以及其它类似金属常用来形成互连线。在本领域中公知IC 芯片可具有多个接合介电层和设置在其上的多层互连线。