[发明专利]用于在半导体制作中监视通孔的方法及设备

说明书

相关申请案交叉参考

本申请案请求对2007年6月22日提出申请且标题为“用于在半导体制作中监视通孔的方法及设备(METHOD AND APPARATUS FOR MONITORING VIAS IN ASEMICONDUCTOR FABRICATION)”的第60/936,925号美国临时申请案的权益，所述申请案的全部内容以引用方式并入本文中。

技术领域

本发明一般来说涉及监视集成电路的半导体制作过程的领域，其产品涵盖各种技术领域中的许多应用。

背景技术

集成电路的半导体制作继续为许多技术领域供应必不可少的装备。集成电路继续变得越来越复杂且密集地充满组件。相应地，制造这些集成电路变得愈加困难。集成电路的制造者花费大量精力增加制作过程的良率以及增加其输出的可靠性。在大及极大规模集成电路的制造期间所采用的金属互连系统是这些产品的良率及可靠性的首要问题。

在形成基于半导体的集成电路的过程期间，在彼此顶部上的层中沉积并图案化各种半导体层、金属层、绝缘体层及其它材料层。采用掩模来控制所述过程及图案化以形成电路元件之间的连接。这些连接在性质上可以是水平或垂直的。通过称作通孔的垂直连接件将水平互连层接合在一起。可在金属层之间进行这些连接或向半导体层形成金属层，在此情况下所述连接通常称作触点。所有垂直互连件在下文中将称作通孔。

由于电路的进一步小型化且还由于这些系统及电路中所包括的元件的数量增加两者，现代集成电路的复杂性不断增加。随着所述电路变得更加复杂，需要更多的层来连接不断增加的数量的电路元件。此进一步导致完成互连所必需的通孔的数量的所需增加。另外，由于所述通孔与水平互连件相比在大小上通常非常小，因此其更易于受半导体制造过程中的缺陷的影响。因此，任何现代半导体制造过程的一个问题区域是制造可靠且可重复通孔的能力。

制造集成电路中的错误可导致有缺点通孔，其可中断或显著改变线上的电流动，或导致组件发生故障。错误的原因可由于随机缺陷，或由于关于制作所述集成电路的制造过程的系统问题。此外，不良通孔可能不会立即导致芯片出故障，但在现场可随时间降级，从而形成可靠性问题。

半导体制造商可通过使用包含大的水平与垂直互连件链的测试结构来增加过程产生可靠且稳定的垂直互连件的能力。通常在过程开发阶段期间使用此结构，且其帮助过程工程师评估互连系统的强健性。在初始过程开发工作之后，使用集成电路而非测试结构通过例如测试良率等度量及可靠性实验来监视过程技术的健康。使用大的集成电路来监视所述过程的健康可能有问题。当产品未通过测试程序时，故障的精确位置及根本原因因装置的剪切复杂性而极难确定。使用由水平金属与垂直通孔链构成的测试结构的过程可能不切实际，因为其不会查明互连系统中的哪个特定元件导致所述故障。

使通孔制造过程更加强健的一个解决方案是设计二维通孔阵列，其中可利用晶体管作为接通及关断待测试连接路径的开关借助解码方案来测试个别通孔。然而，晶体管占用显著量的硅面积因此限制可置于测试结构内的通孔数量。此外，可必需显著量的电流来准确地测量实际通孔电阻。晶体管在其可携载的电流方面相对受限制。因此，需要在半导体制造过程中监视通孔互连系统的经改善过程。

附图说明

为更完全地理解本发明及其特征及其优点，现在结合附图来参阅以下说明，附图中：

图1：监视过程的概观

图2：现有技术-通孔链测试

图3：测试芯片

图4：二极管及相关联堆叠的截面

图5：二极管及相关联堆叠的截面的侧视图

图6：二极管布置的电路等效物

图7：测试器及芯片接口设备

图8：寄生双极晶体管

图9：显示堆叠、二极管及晶体管的电路等效物

图10：垂直互连测试步骤

图11：使用设定点的通孔测试分析

图12：使用内四分位方法的通孔测试分析

图13：使用标准偏差的通孔测试分析

图14A到图14C：分析过程的具体实施例

具体实施方式