[发明专利]屏蔽的栅极沟槽场效应晶体管的方法和结构

说明书

相关申请的交叉引用

本申请要求于2007年8月30日提交的美国申请第11/848,124 号的优先权，其要求于2007年8月21日提交的美国临时申请第 60/956,980的权益，其公开的全部内容通过引用结合于此。

背景技术

本发明总体上涉及半导体技术，更具体地涉及在屏蔽的栅极沟 槽FET中形成电极间电介质和栅极电介质的方法和结构。

屏蔽的栅极沟槽FET与传统的FET相比优势在于，屏蔽电极 减少了栅-漏电容(Cgd)，并提高了晶体管的击穿电压，而没有牺 牲晶体管的导通电阻。图1是传统的屏蔽的栅极沟槽MOSFET的 简化横截面图。n-型外延层102在n+衬底100上延伸。N+源区108 和p+重体区106形成在p-型体区104中，该p型体区104进而又形 成在外延层102中。沟槽110延伸通过体区104，并在漂移区终止， 该漂移区是外延层102在体区104和衬底100之间延伸的部分。沟 槽110包括在栅电极122下面的屏蔽电极114。栅电极122通过栅 极电介质120与其相邻的硅区域绝缘，而屏蔽电极114通过比栅极 电介质120厚的屏蔽电介质112与其相邻的硅区域绝缘。

栅电极与屏蔽电极通过也被称为电极间电介质或IED的介电 层116彼此隔离。IED层116必须有足够的质量和厚度，以承受在 操作过程中可能存在于屏蔽电极114和栅电极122之间的电位差。 此外，在IED层116中或在屏蔽电极114和IED 116层之间的界面 处具有相对低的界面陷阱电荷(trap charges)和介电陷阱电荷是理 想的。

形成IED层的传统方法包括热氧化或化学气相沉积(CVD)。 这些方法中的每一个均具有局限性。例如，CVD工艺倾向于产生较 低质量的电介质和较高的电荷和陷阱。另一方面，在热氧化中，器 件的沟道表面和屏蔽电极同时都被氧化，并且IED的厚度受到沟道 栅极电介质的目标厚度的限制。因此，即使热氧化经常能产生较高 质量的氧化物，也难以获得预期的IED的厚度。

因此，需要一种能够形成期望厚度的高质量IED而不受目标栅 极电介质厚度限制的形成屏蔽的栅极沟槽FET的结构和方法。

发明内容

根据本发明的实施例，屏蔽的栅极场效应晶体管包括延伸进入 半导体区的沟槽。屏蔽电极在沟槽的下部中，并通过屏蔽电介质而 与半导体区绝缘。屏蔽电介质包括第一介电层和第二介电层，第一 介电层在第二介电层和半导体区之间延伸。第二介电层包括在氧化 过程中抑制沿由第二介电层覆盖的半导体区的表面的氧化物生长 的材料。电极间电介质在屏蔽电极之上，并且栅极电介质附衬于上 沟槽侧壁。栅电极位于电极间电介质之上的沟槽的上部。

在一个实施例中，第一介电层沿沟槽侧壁延伸，第一介电层沿 上沟槽侧壁延伸的部分形成栅极电介质。

在另一个实施例中，第一介电层和第二介电层延沟槽侧壁延 伸，并且第一介电层和第二介电层沿上沟槽侧壁延伸的部分形成栅 极电介质。

在一个实施例中，第一介电层包括氧化层，第二介电层包括氮 化硅层，并且栅极电介质包括栅极氧化层。

在另一个实施例中，栅极电介质进一步包括氮化硅层。

在另一个实施例中，电极间电介质包括热氧化物并具有大于栅 极电介质的厚度的厚度。

在另一个实施例中，屏蔽电介质进一步包括第三介电层，第二 介电层在第一介电层和第三介电层之间延伸。

在另一个实施例中，第一介电层和第三介电层中的每个均包括 氧化层，并且第二介电层包括氮化硅层。

在另一个实施例中，第三介电层具有大于第一介电层和第二介 电层中的每个的厚度的厚度。

根据本发明的另一个实施例，形成屏蔽的栅极场效应晶体管的 方法包括以下步骤。在半导体区中形成沟槽。形成沿沟槽侧壁和沟 槽底面延伸的第一介电层，第二介电层和第三介电层，第二介电层 在第一介电层之后形成，以及第三介电层在第二介电层之后形成。 屏蔽电极在沟槽的下部中形成，屏蔽电极通过第一介电层，第二介 电层和第三介电层与半导体区绝缘。去除第三介电层沿上沟槽侧壁 延伸的部分，从而暴露第二屏蔽介电层的相应的部分。在沟槽中形 成电极间电介质。在电极间电介质之上的沟槽中形成栅电极。