[发明专利]具有电源切断晶体管的半导体器件

说明书

技术领域

本发明涉及具有电源切断晶体管(power cutoff transistor)的半导体器件，该电源切断晶体管用于控制逻辑电路的电源电压或参考电压的供给和中断，形成在与逻辑电路的逻辑晶体管相同的半导体基板中。

背景技术

近年来，由半导体器件制造的晶片加工(在下文简称为“工艺”)所需的尺寸小型化导致了在截止(OFF)状态下晶体管泄漏电流增加。这增加了由泄漏电流引起的无用功耗占半导体集成电路(芯片)总功耗的百分比。现今，该百分比已经增长到不容忽视的水平。

电源闸控(power gating)用于减少这种无用功耗。电源闸控也被看作称为MTCMOS(多阈值互补金属氧化物半导体)的电路技术。

电源闸控通过将具有高阈值电压的晶体管(电源切断晶体管)串联在用于给逻辑电路供给电源电流的通路中来使用。电源切断晶体管在逻辑电路可不工作期间截止。这切断了电源的电流供给通路，因此保证减少泄漏电流。

然而，如上所述需要两种不同类型的晶体管，即形成在相同半导体基板上的逻辑电路的逻辑晶体管和高阈值电压的电源切断晶体管，因此造成较高的工艺成本。

为了尽可能地降低成本，必须提高逻辑晶体管和电源切断晶体管之间工艺上的亲和性(共通性)。

为了实现这一目的，对于不同工艺应该尽可能地采用相同的结构和制造条件参数，也就是更高比例的两种类型的晶体管应该在单一步骤中制造。例如，仅通过控制沟道浓度来改变阈值电压。两种类型晶体管的其他参数保持相同。在各参数当中，两种晶体管之间相同的参数是引入源极区域和漏极区域的杂质种类和浓度、栅极绝缘膜的材料和厚度以及栅极电极的材料和厚度。

发明内容

然而，两个工艺间实现较高水平的共通性产生如下的缺点。

就是说，除了沟道浓度外几乎相同的两种晶体管几乎具有相同的耐电压性(voltage resistance)。结果，两种晶体管的栅极控制电压的上限具有相同的限制。

这里，逻辑晶体管的阈值电压设定为相对小。因此，栅极控制电压相对小(例如，约1.2V)。

附带地，工艺通常根据逻辑晶体管来确定，以实现逻辑电路所需的速度。逻辑晶体管数量很大，并且电路特性取决于这些晶体管。因此，以与栅极控制电压相对低(约1.2V)的逻辑晶体管相同的工艺制造阈值电压高的电源切断晶体管导致大的导通(ON)电阻。这在用于在运行期间给逻辑电路提供电源的通路中引起更高的串联电阻，因此导致给逻辑电路供给的电源电压的有效幅度(电源电压和参考电压之差)降低。这导致逻辑电路的速度降低。此外，为了减小串联电阻，必须增加电源切断晶体管的尺寸(所谓的栅极宽度)。然而，在此情况下，整个电路面积将增加，因此导致与工艺无关的原因引起的成本增加。

如上所述，电源闸控的利用在开发中陷入僵局。就是说，提高工艺上的共通性以保持低成本导致逻辑电路的速度降低。或者，作为与工艺无关的原因的电路面积的增加导致成本增加。

本发明的目的是解决阻碍电源闸控使用的成本增加和性能下降之间的权衡。

根据本发明实施例的半导体器件包括第一导电类型的半导体基板，以及形成在该半导体基板中的彼此分开的第一导电类型的第一阱和第二阱。逻辑电路部分的晶体管形成在该第一阱中。电源切断晶体管形成在该第二阱中。该电源切断晶体管连接到用于驱动逻辑电路部分的电源电流的通路。该晶体管响应于输入控制信号而截止以电学地切断该通路。在该第一阱和第二阱之间形成屏蔽部分以屏蔽半导体基板中的电势干扰。在由该屏蔽部分屏蔽电势干扰的两个基板区域中，在第二阱侧的一个具有形成在其中的基板接触区域。该基板接触区域用于给该电源切断晶体管施加基板偏压。

这里，术语“屏蔽”不意味着绝对没有电势干扰，而是电势的干扰基本上抑制到一定程度使得在运行期间提供的电势能保证正常运行。

在本发明的实施例中，屏蔽部分应当优选包括两个PN结。通过引入与半导体基板的导电类型相反的第二导电类型的阱而形成两个PN结。除了在基板前表面上外，该相反的导电类型的阱围绕第一阱。方向彼此相反的PN结，一个形成在相反的导电类型的阱和第一阱之间，而另一个形成在相反导电类型的阱和半导体基板之间。

在本发明的实施例中，基板接触区域应当优选为第一导电类型。二者都是第一导电类型的基板接触区域和第二阱应当优选由相同的第一导电类型的半导体基板区域连接在一起。