[发明专利]电路布局结构及缩小集成电路布局的方法

说明书

技术领域

本发明涉及一种电路布局结构及一种缩小集成电路布局的方法。特别是，本发明涉及一种区域线宽实质上不同的电路布局结构，及一种缩小集成电路布局而实质上不影响元件电子特性的方法。

背景技术

为了要在有限的芯片面积上容纳最多的半导体元件以降低生产制造成本，本领域中技术人员纷纷提出多种半导体方法，以使得元件的尺寸越来越小而芯片上的元件密度越来越大。一方面，当元件的尺寸缩小时可以得到更快的操作速度，另一方面，当元件的尺寸缩小时还可以降低元件的操作能耗。于是，缩小集成电路的布局结构成为本领域技术人员汲汲营营的重要课题。

一般来说，元件尺寸在缩小后即实质上改变了集成电路的布局图案，如此一来，这使得即使是单纯的元件尺寸缩小都会让缩小前的集成电路布局图案不再适用而必须重新设计。已知集成电路布局图案的设计是一种既花钱又耗时的准备步骤。

为了避免重新设计集成电路布局图案的各种成本，已知一种直接缩小原始集成电路布局图案得到所需缩小尺寸的集成电路布局图案的方法。然而，由于此等缩小原始集成电路布局图案的方法是全面性的缩小元件所有部分的尺寸，所以栅极导体层的尺寸亦同步缩小。然而，元件的操作特性与栅极导体层的尺寸密切相关，栅极导体层尺寸的改变意味着元件的操作特性亦同时受到改变，此等改变甚至偏离原始集成电路的操作特性过多而不再合用。

是以，现行的方法虽然缩小了集成电路布局，但是也实质上影响了元件电子特性，有可能造成元件新的电子特性并不合用。因此亟需一种既能缩小集成电路布局而实质上又不会影响元件电子特性的方法。

发明内容

本发明即在于提出一种电路布局结构以及一种既能缩小集成电路布局而实质上又不影响元件电子特性的方法。使用本发明方法，可以一方面视情况缩小集成电路布局的尺寸，同时又维持元件缩小前的电子特性。

本发明首先提出一种电路布局结构。本发明的电路布局结构包含基材，其包含第一区域与第二区域，以及一组导线，其包含第一导线与第二导线并通过第一区域与第二区域。第一导线与第二导线间具有可变间隙，并分别在第一区域上选择性具有第一区域线宽与在第二区域上选择性具有第二区域线宽，同时第一区域线宽与第二区域线宽实质上不同。由于第一区域线宽与第二区域线宽实质上不同，所以既可以在缩小元件必要尺寸的同时，又可以维持元件原始的电子特性。

本发明其次提出一种缩小集成电路布局而又不实质上影响元件电子特性的方法。首先，提供电路布局，其包含一组导线。导线组中包含第一导线与第二导线并通过第一区域与第二区域。第一导线与第二导线分别在第一区域上选择性具有第一区域原始线宽、第一区域原始间隙与第一区域原始间距，而又在第二区域上具有第二区域原始线宽、第二区域原始间隙与第二区域原始间距。其次，进行缩小操作，使得第一导线与第二导线根据第一区域规则与第二区域规则，而分别在第一区域上选择性具有第一区域缩小线宽、第一区域缩小间隙与第一区域缩小间距，又在第二区域上具有第二区域原始线宽、第二区域缩小间隙与第二区域缩小间距。优选地，第一区域缩小线宽与第二区域原始线宽实质上不同。

附图说明

图1至图5例示本发明缩小集成电路布局而又不实质上影响元件电子特性的方法优选实施例示意图。

图6至图7例示本发明电路布局结构的优选实施例示意图。

附图标记说明

100电路布局    101基材

110导线组      111第一导线

112第二导线    121第一区域

122第二区域

具体实施方式

本发明首先提供一种调整集成电路预定图案而又不实质上影响所形成的元件电子特性的方法。图1至图5例示本发明缩小集成电路布局而又不实质上影响元件电子特性的方法优选实施例示意图。首先，如图1所示，提供预定形成于半导体晶片上的电路布局100。电路布局100中的预定图案包含一组导线图形，其可储存于数据库中。预定的导线图形110，即导线组110，中可以包含化第一导线图案111与第二导线图案112，简称为第一导线111与第二导线112。