[发明专利]互连结构及其形成方法

说明书

技术领域

本发明涉及半导体制造技术领域，特别涉及一种互连结构及其形成方法。

背景技术

随着半导体器件制作技术的飞速发展，半导体器件已经具有深亚微米结构。由于集成电路中所含器件的数量不断增加，器件的尺寸也因集成度的提升而不断地缩小，器件之间的高性能、高密度连接不仅在单个互连层中进行，而且要在多层之间进行互连。因此，通常提供多层互连结构，用于连接半导体器件，其中多个互连层互相堆叠，并且层间绝缘膜置于其间。

在超大规模集成电路工艺中，有着热稳定性、抗湿性的二氧化硅一直是金属互连线路间使用的主要绝缘材料，金属铝则是芯片中金属互连线路的金属层的主要材料。

然而，由于元件的微型化及集成度的增加，电路中金属层数目不断增多，互连结构中的电阻(R)及电容(C)所产生的寄生效应造成了严重的传输延迟(RC Delay)，随着器件尺寸的减小，例如在0.18um，及更先进的技术中成为电路中讯号传输速度受限的主要因素。

因此，在降低金属层电阻方面，由于金属铜具有高熔点、低电阻系数及高抗电子迁移的能力，已被广泛地应用于互连结构中来取代金属铝作为金属互连线路的金属层的材料。例如在专利申请号为“20071004216.2”的中国专利申请中公开了一种导电插塞及其制作方法。

另外，在将降低互连结构中的电容方面，由于Low-K(低介电常数)材料具有较小电容，因此互连结构中采用K值(介电常数)较低的介质层，但是由于Low-K材料的硬度小，导热性差，因此这使得利用Low-K材料作为介质层的互连结构的集成度、可靠性和稳定性都变差，因此使得器件存在潜在的风险。

图1为现有的一种多层互连结构的结构示意图，参考图1，包括提供半导体基底10和第一金属图案层16，所述半导体基底10包括导电层12和位于导电层12上的第一介质层14，所述第一介质层14内具有第一金属插塞18；所述第一金属插塞18电连接所述源极/漏极/栅极和所述第一介质层14上的第一金属图案层16；其中第一金属图案层16为金属铜导线，用于电连接第一金属插塞18。

另外，第一金属图案层16上还可以包括第二介质层20，在第二介质层20上具有第二金属图案层22，所述第二介质层20内具有第二金属插塞24；所述第二金属插塞24电连接所述第一金属图案层16和所述第二金属图案层22；其中第二金属图案层22为金属铜导线，用于电连接第二金属插塞24。

另外，第二金属图案层22上还可以包括第三介质层26，在第三介质层26上具有第三金属图案层28，所述第三介质层26内具有第三金属插塞30；所述第三金属插塞30电连接所述第二金属图案层22和所述第三金属图案层28；其中第三金属图案层28为金属铜导线，用于电连接第三金属插塞30。其中所述第一介质层14、第二介质层20和第三介质层26都为Low-K材料。

因此现有技术存在的问题是：现有互连结构的传输延迟较大，并且可靠性和稳定性都较差。

发明内容

本发明解决的技术问题是降低互连结构中的传输延迟。

为了解决上述问题，本发明提供了一种互连结构，包括：

半导体基底；

位于所述半导体基底上的至少两个第一金属衬垫；

位于需要连接的第一金属衬垫之间的第一碳纳米管，用于电连接所述需要连接的第一金属衬垫。

可选的，所述半导体基底包括导电层和位于导电层上的第一介质层，所述第一介质层内具有第一金属插塞；所述第一金属插塞电连接所述导电层和所述第一金属衬垫。

可选的，还包括：

第二介质层，位于第一金属衬垫及半导体基底上，第二介质层中具有第二金属插塞；用于电连接所述第一金属衬垫和第二金属衬垫；

至少两个第二金属衬垫，位于第二介质层上；

第二碳纳米管，位于需要连接的第二金属衬垫之间，用于电连接所述需要连接的第二金属衬垫。

可选的，还包括：

第三介质层，位于第二金属衬垫及第二介质层上，第三介质层中具有第三金属插塞；用于电连接第二金属衬垫和第三金属衬垫；

至少两个第三金属衬垫，位于第三介质层上；

第三碳纳米管，位于需要连接的第三金属衬垫之间，用于电连接所述需要连接的第三金属衬垫。

可选的，所述第一金属衬垫、第二金属衬垫和第三金属衬垫的材料为金属铝。

可选的，所述第一金属插塞为钨插塞，第二金属插塞和第三金属插塞为铜插塞或钨插塞。

可选的，所述第一介质层和/或第二介质层和/或第三介质层为普通介电常数或低介电常数的介电材料。