[发明专利]操作半导体装置的方法

说明书

本申请要求于2008年10月21日在韩国知识产权局提交的第 10-2008-0103201号韩国专利申请的优先权，通过引用将该申请的全部公开内 容包含于此。

技术领域

本发明构思涉及一种操作半导体装置的方法，更具体地说，涉及这样一 种操作半导体装置的方法，其中，通过调节电压脉冲的时序或通过调节电压 脉冲的电压电平来设定操作模式。

背景技术

单晶体管(1-T)动态随机存取存储器(DRAM)装置是近来已经在各种 应用中使用的无电容器的存储器。另外，1-T DRAM装置可以通过使用相对 简单的制造工艺来制造，并具有改善的感测余量(sensing margin)。1-T DRAM 有时还被称作“Z-RAM”，即，“零电容器RAM”的简称。

1-T DRAM提供了与在高速缓冲存储器中使用的标准六晶体管SRAM (静态RAM)单元类似的性能，但因为1-T DRAM仅使用单个晶体管，所以 它提供了更高的密度。与用于大多数现代计算机主存储器的传统的单一晶体 管、单一电容器的DRAM相比，1-T DRAM同样更密集。

1-T DRAM依赖于根据在2000年早期引入的绝缘体上硅(SOI)工艺在 CPU设计中首先遇到的效应(称作浮体效应)。该效应导致在晶体管和下面的 绝缘基底之间形成电容，这在传统设计中被看作是需要解决的问题。然而， 相同的效应允许仅使用晶体管来建立类似于DRAM的单元，浮体效应取代传 统的电容器。1-T DRAM仅由一个部件而不是两个部件组成，但1-T DRAM 的密度是DRAM的密度的两倍，并且是SRAM的密度的5倍。

1-T DRAM还使用小单元尺寸的引线，这使得1-T DRAM比平均的 SRAM快，而SRAM一般远远快于DRAM。SRAM的大单元尺寸是指任何 “合理”量的SRAM高速缓存占用了CPU核心的一大部分。需要将电流携 带到单元中的长程具有它们自己的电容，并需要驱动器电路“变慢”，以使电 荷稳定。虽然1-T DRAM的单独单元不像SRAM那么快，但是由于没有长路 线，所以通过避免了该延迟，同时占用了较少的空间，从而使得类似量的高 速缓存以大约相同的数据速率运行。

尽管利用了1-T DRAM装置，但生产带来了唯一的挑战，并且操作这种 半导体装置的方法已经受到限制，特别是关于设定操作模式。

发明内容

本发明构思提供一种操作半导体装置的方法，其中，通过调节电压脉冲 的时序来设定操作模式。本发明构思还提供了一种操作半导体装置的方法， 其中，通过调节电压脉冲的电压电平来设定操作模式。

根据本发明构思的一方面，提供了一种操作包括漏区、源区、主体区和 栅极区的至少一种半导体装置的方法。所述方法包括：在将半导体装置的数 据状态改变为第一状态的擦除模式下，将施加到所述漏区的漏极电压脉冲从 启用状态转变至停用状态，然后，将施加到所述栅极区的栅极电压脉冲从所 述启用状态转变为所述停用状态。另外，在将半导体装置的数据状态改变为 第二状态的写入模式下，将所述栅极电压脉冲从所述启用状态转变至所述停 用状态，然后，将所述漏极电压脉冲从所述启用状态转变至所述停用状态。

所述方法还可以包括：在所述擦除模式下，将所述漏极电压脉冲从所述 启用状态转变至所述停用状态，然后，将所述栅极电压脉冲从所述启用状态 转变至所述停用状态，其中，所述漏极电压脉冲的转变时间与所述栅极电压 脉冲的转变时间相同。

在所述擦除模式和所述写入模式下，施加到所述源区的源极电压可以是 具有预定电压电平的电压和源极电压脉冲中的一个。

在所述擦除模式和所述写入模式下，所述栅极电压脉冲从所述停用状态 转变至所述启用状态的时间可以比所述漏极电压脉冲从所述停用状态转变至 所述启用状态的时间快或慢或者与其相同。

所述栅极电压脉冲在所述擦除模式下的幅值可以与所述栅极电压脉冲在 所述写入模式下的幅值相同，或者，所述漏极电压脉冲在所述擦除模式下的 幅值可以与所述漏极电压脉冲在所述写入模式下的幅值相同。

所述方法可以包括：以具有预定电平的源极电压或源极电压脉冲的形式 将源极电压施加到所述源区，并且在所述擦除模式下：所述栅极电压脉冲的 幅值与所述源极电压脉冲的幅值不同，或者，所述栅极电压脉冲的幅值与所 述源极电压的预定电压电平不同。