[发明专利]降低随机良率缺陷的方法及系统

说明书

技术领域

本发明是关于降低随机良率缺陷的方法及系统，特别是关于藉由线路扩展(wire spreading)及线路加宽(wire widening)以降低随机良率缺陷的方法及系统。

背景技术

最常见的随机良率缺陷的失效模式为开路及短路，其是由于半导体制程中意外掉落的微粒子(particles)引起。虽然半导体无尘室或操作台已尽可能地将超过规格的微粒子除去，但是当导入纳米级先进制程，仍然会因为微粒子不当附着于集成电路芯片上而造成线路的失效。

一般而言，非导电微粒子若正好掉落一金属线路预定路径的中间，则很有可能会造成开路(或称断路)的发生，此发生的机率视该非导电微粒子的附着位置及其直径而定。又导电微粒子若正好掉落两金属线路预定路径中的间隙，则很有可能会造成短路的发生，同样发生的机率也是取决于该导电微粒子的附着位置及其直径。如果要求半导体无尘室或操作台提高其洁净度，似乎可以改善上述开路及短路的失效问题，但势必造成制造费用的大幅增加。若能于电路设计流程中考虑此等问题的潜在生成原因，则可以有效降低后续随机良率缺陷的发生机率，甚至减少半导体制造业的洁净度要求的成本投入

为能在电路设计流程中提前考虑随机良率缺陷的问题，目前已提出临界面积分析(Critical Area Analysis；CAA)方法，可以在电路设计流程中经由分析后绕线布局(post-routing layout)的线路图型，而有效预测上述随机良率缺陷的发生机率。针对很可能产生开路或短路的线路，可以依照该方法得到开路或短路的临界面积。为减少分析所得的短路临界面积，则多会采取线路扩展的更正步骤以降低随机微粒子造成短路的有效存在范围。相似地，为减少分析所得的开路临界面积，则多会采取线路加宽的更正步骤以降低随机微粒子造成开路的有效存在范围。

图1是传统采取线路扩展的步骤以减少短路临界面积的示意图。图中线路11和线路12因相邻近，因此若适当直径的随机导电微粒子落在短路临界面积CAs内，则线路11会和线路12形成短路。因此，可将线路11的一线段111向左扩展，藉此可以减少短路临界面积CAs。线路11的扩展后线段111′很明显会增加路径长度，亦即开路临界面积CAo会相对地因该路径长度而增加。

当线路扩展步骤执行后，会接着采取线路加宽的更正步骤进一步减少开路临界面积。然而当对扩展后线段111′进行线路加宽时，则很可能又会增加短路临界面积。因此，传统临界面积的最小化(minimization)方法先后执行线路扩展及线路加宽的步骤，显然无法针对开路临界面积及短路临界面积有效率地取得一最佳的平衡点，需要经历多次尝试及错误(trial and error)才能有较佳的结果。

鉴于此，电子设计自动化(Electronic Design Automation)业界需要一种自动且有效率的降低随机良率缺陷的方法，为能解决目前电路设计所遭遇的问题。

发明内容

根据一实施例的降低随机良率缺陷的方法，包含步骤如下：提供一设计布局及若干个权重数；根据该设计布局进行临界面积分析而得各待更正线路的开路临界面积及短路临界面积；将该待更正线路中每一个的开路临界面积及短路临界面积分别乘以该权重数中之一并累加得到一累加值；以及对该待更正线路中每一个同时进行线路扩展及线路加宽的不同调整而使得该累加值改变，从而得到该些待更正线路的线路扩展及线路加宽的最佳化更正组合。

本实施例的降低随机良率缺陷的系统另包含一可依照所得的最佳化更正组合对该些待更正线路进行线路扩展及线路加宽的更正的步骤。

另一实施例的降低随机良率缺陷的系统，包含：一临界面积分析装置，执行一芯片的设计布局的临界面积分析以分别得到若干个待更正线路的开路临界面积及短路临界面积；一临界面积累加装置，将该待更正线路中每一个的开路临界面积及短路临界面积分别乘以权重数并累加得到一累加值；一线路调整装置，对该待更正线路中每一个同时进行线路扩展及线路加宽的不同调整量，其中该临界面积分析装置接受这些不同调整量而依序计算该待更正线路中每一个调整后的开路临界面积及短路临界面积，又该临界面积累加装置接受这些调整后的开路临界面积及短路临界面积依序得到若干个调整后的累加值；以及一比较装置，比较该若干个调整后的累加值以决定该待更正线路中每一个的线路扩展及线路加宽的最佳调整量组合。

本实施例的降低随机良率缺陷的系统另包含一更正装置，对该待更正线路中每一个执行对应的该线路扩展及线路加宽的最佳调整量组合的更正。