[发明专利]用于亚阈值存储单元阵列的位线漏电流补偿电路

说明书

技术领域

本发明涉及亚阈值工作区域下的存储单元，尤其是一种用于亚阈值存储单元阵列的位 线漏电流补偿电路，主要用于补偿同一位线上存储单元的漏电流，根据互补位线上存储单 元的内部信息，动态平衡互补位线上的漏电流，避免了位线逻辑受位线上串联存储单元数 据的干扰，使得位线逻辑仅受选中存储单元开启电流的影响，从而增强选中存储单元开启 电流对位线摆幅的影响，使得在亚阈值设计中同一位线上串联大量存储单元成为可能，从 而增强存储单元阵列容量和密度。

背景技术

存储单元阵列是现代数字系统的重要组成部分，也是系统设计的功耗瓶颈。市场对各 种便携式设备需求的不断提高对存储单元阵列的降低功耗技术提出了更高的要求。亚阈值 设计是当前超低功耗设计的热门。通过降低电源电压(Vdd)进入电路的亚阈值区域—— Vdd小于阈值电压(Vth)，使得系统工作在电路的线性区，进而显著降低系统的动态、静 态功耗。亚阈值存储单元阵列的设计更是凸显了亚阈值设计的低功耗优越性。但是在具体 的实现过程中该设计也引入了一系列问题：1)开启、关断电流比(Ion/Ioff)较小——正 常的设计中开启、关断电流比(Ion/Ioff)大致为10⁷，而在亚阈值设计中该值仅为10³-10⁴； 2)同一位线串联的存储单元数受限，以致存储单元阵列的容量受限，面积损耗大；3)读 周期中位线摆幅较小，敏感放大器的检测容限较小；4)性能易受工艺偏差的影响等。问 题的关键点是由于亚阈值区域内位线上未被选中逻辑单元匹配管的漏电流对存储单元阵 列的影响远远大于相应条件下它在超阈值区域的影响，而且该影响会在工艺偏差的影响下 进一步恶化。如果没有留有足够的冗余度(位线上串联存储单元数大于一定限度)，被选 中单元的开启电流可能会被累积的未被选中存储单元的漏电流干扰，以致后续电路无法识 别正确的逻辑，造成存储单元的读写失效(图1)。考虑到工艺偏差及后续敏感放大器的 偏置电压，单个位线上存储单元数会被进一步限制。目前的亚阈值区域的存储单元阵列设 计倾向于两种设计方式：1)仔细计算各种工艺角内晶体管开启电流和关断电流的比例关 系，严格控制同一位线上串联的存储单元的数目；2)在存储单元内部加上漏电流补偿逻 辑，无论存储单元内部的存储信息如何，均增加从电源到地的漏电流通路。但是存储单元 阵列是大容量逻辑部件，对设计密度有着较高的要求，上面两种方法都不能有效的解决存 储单元阵列芯片面积消耗过大的问题。

发明内容

本发明的目的是克服现有技术之缺陷，根据亚阈值区域内电路具有的特性，针对亚阈 值存储电路面临的关键问题，提供了一种用于亚阈值存储单元阵列的位线漏电流补偿电 路，以补偿位线漏电流，从而增加同一位线上串联的存储单元数目，提高亚阈值存储单元 阵列容量和密度的位线漏电流补偿电路。

本发明采用如下技术方案：

一种用于亚阈值存储单元阵列的位线漏电流补偿电路，其特征在于：设置两个PMOS 管分别作为第一补偿晶体管及第二补偿晶体管；设置三个PMOS管分别作为第一预充平 衡晶体管、第二预充平衡晶体管及第三预充平衡晶体管；设置一个PMOS管和NMOS管 构成第一屏蔽传输门，设置另一个PMOS管和NMOS管构成第二屏蔽传输门；设置两个 电容分别作为第一逻辑存储电容、第二逻辑存储电容；其中：