[发明专利]基于FPGA的微机保护装置内部通信方法

说明书

技术领域

本发明涉及属于通信控制领域，特别涉及一种应用于微机保护装置内部的通信方法。

背景技术

随着电力系统保护原理、算法研究等的不断发展，微机保护装置的运行环境变得更为复杂和严酷，对微机保护装置的性能提出了更高的要求。硬件平台作为保护原理的载体和实现继电保护全部功能的基础，其发展对电力系统的可靠性和安全性有着至关重要的意义。微机保护硬件平台中一直存在着一对矛盾，即高速的CPU核心运行电压低、抗干扰性能差，而外围开入、开出运行于强电，在动作时会产生很大的干扰。为了解决这对矛盾，现有保护装置中的CPU和开入、开出采用的均是异板并行的方式。这样做虽然部分解决了干扰的问题，但是随着微机保护功能的不断完善和扩大，微机保护装置朝着智能化、小型化、一体化方向发展，装置的开关量越来越多，这逐渐成为制约装置硬件发展的一个瓶颈。

发明内容

本发明的目的在于克服现有技术的缺陷，提出一种基于FPGA的微机保护装置内部板间通信方法，克服了传统微机保护板间采用并行IO的连接方式带来的弊端。两个插件之间采用一收一发的串行通信方式进行数据交互，大量减少了板间交互的连接线，同时也提高了交互数据的可靠性。

本发明的技术方案是：一种基于FPGA的微机保护装置内部通信方法，该方法在CPU插件和接口插件上分别采用FPGA进行串行通信，该方法包括下列步骤：

1)利用CPU插件FPGA制作与CPU连接的串行通信接口，将CPU需要下发的数据以串行的方式输出，同时CPU插件FPGA利用本地时钟从接收数据中提取出时钟，按接收数据中提取出的时钟读取接收数据供CPU读取；CPU下发数据后，CPU插件FPGA一直维持发送部分处于发送状态，不停的将数据以串行的方式下发，接收部分也一直处于接收状态。

上述步骤1)之后还包括步骤2)：接口插件FPGA的接收部分接收CPU插件FPGA下发的串行数据，同时利用本地时钟从接收数据中提取出时钟，按接收数据中提取出的时钟读取接收数据后送出；接口插件FPGA的发送部分将微机保护装置的开入量依次发送至CPU插件FPGA，接口插件FPGA一直维持发送部分处于发送状态，不停地将数据以串行的方式上传，接收部分也一直处于接收状态。

作为本发明的进一步改进，所述步骤1)进一步包括：所述发送部分发送串行数据的同时发送所发数据的校验值；所述接收部分接收数据并校验收到的数据是否正确，接收的数据通过校验则存入缓存供CPU读取，未通过校验数据则被丢掉，以保证CPU每次读取到的数据是通过校验的。

作为本发明的进一步改进，所述步骤2)进一步包括：所述发送部分发送串行数据的同时发送所发数据的校验值；所述接收部分接收数据并校验收到的数据是否正确，接收的数据通过校验则送出，未通过校验数据则被丢掉。

所述发送所发数据的校验值的具体方法为：发送部分计算已发送数据的校验和，在数据发送完毕之后发送校验和。

所述接收部分校验收到的数据的具体方法为：计算接收数据的校验和并与接收到的校验和进行比较，两者一致则为正确。

本发明的优点在于：

1、大量减少微机保护板间的连接线，传统并行方式采用一对一的通信方式，有多少的开关量就需要多少连接线，采用本发明的异步串行通信方式，两个插件之间只需要两根连接线。

2、提高板间连接的可靠性，传统并行连接的方式不能对传输的数据进行校验，易受外界干扰，采用串行通信的方式，增加了校验和，只有通过校验的操作才能得到执行。

附图说明

图1为本发明实施例1的FPGA内部结构图。

具体实施方式

下面结合附图给出本发明的具体实施方法。

如图1所示，FPGA利用双口RAM连接CPU与串口通信模块，CPU将需要下发的数据存入双口RAM，发送模块将需要发送的数据依次发送，同时计算已发送数据的校验和，在数据发送完毕之后发送。时钟提取模块将接收数据中的时钟提取出来后，接收模块以此时钟读取接收数据的数据，同时计算接收数据的校验和并与接收到的最后一个数据进行比较，校验和正确则将接收数据存入双口RAM供CPU读取。

接口插件中的FPGA工作方法与CPU插件中的基本一致，但其发送数据源为装置的开入量，接收的数据经过校验后，送到开出量输出模块。