[发明专利]可编程数字逻辑单元的本地校准

说明书

技术领域

本发明一般涉及包括可编程逻辑器件(PLD)的集成电路(IC)，该可编程逻辑器件可被配置为减少性能变化性。

背景技术

电子设计师不断修改其设计以考虑设计方法和电子技术的变化。例如当从45nm过渡到28nm时，所遇到的一个这种设计问题是节点之间的相对工艺变化性的增加。这个变化性通常导致电路设计者对其设计增加额外的余量，以考虑工作环境的不确定性，例如空间的晶体管变化、本地晶体管失配、V_T偏斜以及层间互连变化。因此，由电连接的数字逻辑单元所形成的IC(例如数字逻辑电路)的设计愈加受数字逻辑单元中固有的变化影响，这种固有的变化是由影响IC性能的参数引起，例如由制造工艺的变化引起。

当前的设计方法要求设计者对于每个数字逻辑单元(例如最基本的标准的两个晶体管CMOS反相器单元)意识并且考虑到工艺变化。工作电压和/或地参考电压的变化导致该单元处理输入信号以产生输出信号所需时间的变化，例如以其延迟时间(也叫做单元延迟)参数、上升时间参数和下降时间参数所指示的时间变化。

单元延迟变化的增加引起最坏情况单元延迟比额定延迟明显增加。在一些情况下，最坏情况延迟可以明显到致使传统的逻辑设计方法无效。

而且，标准逻辑单元通常被制造成具有标准的驱动强度。因此设计者通常限制和/或调整其设计以利用所提供的标准驱动强度。正如这里所用的，被制造为具有强处理的单元的上升或下降时间被限定为小于被制造为具有弱处理的单元的上升或下降时间。改变单元以利用不同的驱动强度可能导致需要用新元件重新设计整个单元并且重新制造该IC，这进一步增加研发时间和资源。

解决这种性能变化问题的尝试通常集中在利用数学模型和专门开发的算法来对单元延迟或其他时序参数进行建模。在单元延迟的情况下，为了处理大量最坏情况延迟，可以利用统计时序分析方法来将上升时间和下降时间建模为随机变量。然后设计者利用统计模型来检查关键路径并且收敛时序，而不是设计逻辑以满足最坏情况上升时间。专门开发的算法增加了该解决方案的复杂性，并且因此增加了分析该解决方案和开发该IC产品所需要的时间。

发明内容

本发明的实施例包括用于校准集成电路(IC)的方法，该集成电路包括至少一个可编程数字逻辑单元和相关的IC。本发明的实施例提供本地可校准的可编程数字逻辑单元，该数字逻辑单元能够解决例如由于工艺变化、电源电压变化和环境变量(例如温度)而导致的电路性能变化性。如上所述，具有45nm和更小架构的可编程逻辑单元可以在时序参数(例如单元延时(例如上升时间和/或下降时间))上表现出明显的增加和变化，这种增加和变化可以通过本发明的实施例进行补偿。

根据本发明实施例的可编程数字逻辑单元通常提供多种不同的可访问的电路配置或电压水平控制器，该电压水平控制器可以包括电源电压或背栅极电压控制器。利用参考装置测量可以影响可编程数字逻辑单元的处理速度的至少一个电气性能参数(例如PMOS或NMOS强度)或可以影响该电气性能参数的参数(例如所提供的电压或温度)，以获得校准数据。正如这里所用的，“参考装置”是指在电气上不耦合于来自其的测量值提供校准数据的可编程数字逻辑单元的装置或电路。参考装置可以在或不在该IC上。在参考装置不在IC上的实施例中，参考装置通常是晶圆上的测试结构，其中该IC和多个其他IC形成在同一个晶圆上。

校准数据用来对数字逻辑单元进行编程，例如通过从校准数据产生至少一个控制信号，所述控制信号可操作来选择多个不同的电路配置中的一个或由电压水平控制器输出的电压水平。由编程实现的选择改变可编程数字逻辑单元的处理速度。改变可编程数字逻辑单元的处理速度的选择可以基于但不限于改变参数，所述参数包括单元延迟时间、上升时间、下降时间、占空比误差以及采样保持时间(例如对于数模转换器IC)。虽然通常希望增加处理速度，但是本发明的实施例也包括选择电路配置或电压水平输出减小处理速度(例如为了节省功耗)。

可编程数字逻辑单元可以体现为数字逻辑单元或可再编程(即连续地、周期性地或非周期性地)数字逻辑单元。在可编程的实施例中，提供选择性耦合电路，用于将可编程调整电路选择性地耦合于或选择性地去耦于专用数字逻辑单元。

正如这里所用的，“专用”数字逻辑单元是被配置为(其与可编程数字逻辑单元的编程无关)为可编程数字逻辑电路提供至少一个输入和至少一个输出并且执行至少一种数字逻辑功能。可编程调整电路和选择性耦合电路可以用来补偿能够影响数字逻辑单元的处理速度的变量，例如温度、电源和工艺诱生器件、互连和/或寄生器件变化，其中可编程调整电路在数字逻辑单元或晶体管级提供补偿。