[发明专利]多电压静电放电保护

说明书

技术领域

本发明通常涉及电子元件的静电放电(ESD)保护，更具体地，涉及半导体组件和集成电路的ESD保护。

背景技术

目前的电子设备，尤其是半导体(SC)设备和集成电路(IC)存在由于静电放电(ESD)事件引起损害的危险。众所周知，通过人或机器或两者同时由于操作SC设备和IC产生的静电放电会产生过电压。因此，通常会在SC设备和IC的输入/输出(I/O)和其他端子之间提供ESD箝位器(电压限制设备)。

图1是电路20的简化的示意图，其中ESD箝位器21设置在SC设备或IC的输入/输出(I/O)端子22和地或公共端子23之间，以保护芯片上的其他设备，也就是说，保护同样连接到I/O端子22和公共(例如，“GND”)端子23的电路核心24。I/O端子22更加通常被称为“第一端子”22并且除了输入和输出之外还包括其他功能，GND端子23更加通常被称为“第二端子”23并且除了连接到公共端子或参考电位或总线之外还包括其他功能。ESD箝位器21中的稳压二极管符号21’象征性地表示ESD箝位器21的功能为限制跨电路核心24的电压，不考虑外部端子22、23上出现的电压。ESD箝位器21可以包括或不包括一个实际的稳压二极管。在此使用的缩写“GND”指代特定电路或电子元件的公共端子或参考端子，不考虑其是否实际连接到地回路，缩写“I/O”意在包括由ESD箝位器保护的SC设备或IC的任意端子。

图2是描述现有技术中的ESD箝位器31的内部组件的简化的示意图，ESD箝位器31取代ESD箝位器21插入电路20中。ESD箝位器31包括场效应晶体管25，该晶体管25具有源极26、漏极27、栅极28和体触点(body contact)29和并联的电阻30、32。电阻30从栅极28连接到节点34，该节点34进而连接到GND端子23和源极26。电阻32从晶体管25的体触点29连接到节点34，该节点34进而连接到GND端子23和源极26。当端子22、23之间的电压超过被称为“触发电压Vt1”的预定限值时，晶体管25导通，理想地将端子22、23之间的电压箝位在比能够损害电路核心24的电压值低的水平。选择晶体管25的横向尺寸以能够减弱预期的ESD电流，同时不允许端子22、23之间的电压超过触发电压Vt1。这样的ESD箝位器在现有技术中是熟知的。图3是ESD箝位器的典型的电流—电压特性的示意图，其中电压Vt1被称为触发电压，电压Vh被称为保持电压。

附图说明

下面结合以下附图对本发明进行解释，其中同样的数字代表相类似的元件，其中：

图1是采用ESD箝位器来防止静电放电(ESD)事件损坏电路核心的普通ESD保护电路的简化示意图。

图2是示出现有技术ESD箝位器的内部组件的简化示意图。

图3是如图2所示的ESD箝位器的典型的电流-电压特性的示意图。

图4是示出根据本发明一个实施例的ESD箝位器的内部组件的简化示意图。

图5是示出根据本发明另一个实施例的ESD箝位器的内部组件的简化示意图。

图6是示出根据本发明又一个实施例的偏压系统和ESD箝位器的内部组件的简化示意图。

图7是对于如图4-6所示电路在采取不同的偏置电压Vb的情况下，作为ESD电压的函数的ESD电流的曲线图，其中ESD电压以伏特为单位，ESD电流以安培为单位。

图8是作为时间的函数的瞬态泄漏电流的曲线图，其中电流以毫安为单位，时间以微秒为单位。此曲线图显示了不同ESD箝位器对短数据脉冲的响应。

图9-10是示出根据本发明的另一个实施例的采用图4-6的ESD箝位器级联配置实施的更高电压ESD箝位器的内部组件的简化示意图。

图11是示出根据本发明又一个实施例的双向ESD箝位器的内部组件的简化示意图。

具体实施方式

下面的具体描述本质上仅作为示例，并不用于限定本发明或本发明的应用和使用。并且，在技术领域、背景技术或下面的具体描述中所给出的任何明示的或隐含的技术内容并不用于限定本发明的范围。

为了简单清楚地叙述，附图描述了结构的一般构造方法，省略了公知的特征和技术的描述和具体细节，以避免对本发明不必要的模糊。另外，附图所示元件并不一定按比例绘制。例如，附图所示的一些元件的尺寸或区域相对于其他元件或区域被扩大，以更好地理解本发明。