[发明专利]在半导体结构中形成经隔离有源区域、沟槽及导电线的方法以及包含其的半导体结构

说明书

技术领域

本发明的实施例涉及集成电路制造，且更明确地说，涉及在半导体结构上形成不对称特征的方法及包含所述不对称特征的半导体结构。

背景技术

由于许多因素(包含对现代电子装置中的增加便携性、计算能力、存储器容量及能量效率的需求)，集成电路的大小正持续地减小。为促进此大小减小，形成集成电路的组成特征(例如，电装置及互连线宽度)的大小也正不断地减小。

特征大小的持续减小对用以形成特征的技术寄予越来越大的需求。举例来说，光刻为在衬底上图案化特征(例如，导电线)的常规方法。可使用间距概念来描述所述特征的大小。可将间距界定为两个相邻特征中的相同点之间的距离。所述特征常规上是由邻近特征之间的间隔界定，间隔可由例如绝缘体的材料填充。结果，可将间距视为特征的宽度与将所述特征与相邻特征分离的空间的宽度的总和，或特征的一个边缘与下一邻近特征的对应相同边缘之间的距离。然而，归因于例如光学器件及光或辐射波长的因素，光刻技术具有最小间距，低于所述最小间距，特定光刻技术不能可靠地形成特征。因此，光刻技术的最小间距可限制特征大小减小。

已提议间距加倍或间距倍增技术以用于扩展光刻技术的能力。间距倍增方法的一个实例说明于本文中的图1A到图1F中且描述于颁予罗瑞(Lowrey)等人的美国专利第5,328,810号中，所述专利的全部揭示内容以引用的方式并入本文中。参看图1A，可首先使用光刻以在上覆于消耗性材料层20及衬底30上的光致抗蚀剂材料中形成线10的图案。如图1B所示，可接着通过蚀刻步骤(优选地为各向异性)而将图案转印到层20，从而形成位置标志符(placeholder)或心轴40。如图1C所示，可剥离光致抗蚀剂线10且可各向同性地蚀刻心轴40以增加相邻心轴40之间的距离。如图1D所示，可随后将材料层50沉积于心轴40上。如图1E所示，可接着通过以定向间隔物蚀刻来优先从水平表面70及80蚀刻间隔物材料而在心轴40的侧壁上形成间隔物60，即，从另一材料的侧壁延伸或原先从另一材料的侧壁延伸而形成的材料。如图1F所示，可接着移除剩余心轴40，从而留下独立间隔物60。如图1F所示，间隔物60充当用于图案化下伏层的蚀刻掩模。因此，在给定间距先前包含界定一个特征及一个空间的图案的情况下，相同宽度现包含两个特征及两个空间。结果，在光刻技术下为可能的最小特征大小有效地减小。

然而，常规间距加倍工艺是受限制的，此在于：其不能可靠地用以对(例如)对称性是由于场区域上的通过字线的移除而破坏的DRAM阵列中的不对称特征进行间距加倍。在阵列栅极图案化层级下出现问题，因为需要在间距上界定三个特征：场上的两个字线及一接地栅极。场上的接地栅极平衡图案密度以及确保可执行线性自对准接触蚀刻以形成用于将插塞传导到存储及位接触有源区域的空腔。常规间距加倍在此情况下并不有效，因为关于每个其它经图案化形式的经间距加倍特征不界定用于字线对字线及接地栅极的正确间隙。因此，在此项技术中存在对将不对称特征进行间距加倍的方法及包含所述亚光刻特征的半导体结构的持续需要。

附图说明

图1A到图1F为根据常规间距加倍方法而形成的掩模线的示意性横截面图；

图2为用于6F²存储器阵列的一个配置的电路布局的简化平面图；

图3为处于处理中的初步阶段的工件的实施例的横截面图；

图4为处于处理步骤中在图3所说明的阶段之后的阶段的工件的实施例的平面图；

图5A为半导体结构的实施例的俯视图，且图5B为图5A中沿着标记为A的虚线所截取的中间半导体装置的横截面图；

图5C为处于处理中在图5B所说明的阶段之后的阶段的半导体结构的实施例的横截面图；

图6A为半导体结构的实施例的俯视图，且图6B为图6A中沿着标记为A的虚线所截取的半导体结构的横截面图；

图6C为处于处理步骤中在图6B所说明的阶段之后的阶段的半导体结构的实施例的横截面图；

图7A为半导体结构的实施例的俯视图，且图7B为图7A中沿着标记为A的虚线所截取的半导体结构的横截面图；

图8为处于处理步骤中在图7B所说明的阶段之后的阶段的半导体结构的实施例的横截面图；

图9为处于处理中在图8所说明的阶段之后的阶段的半导体结构的实施例的俯视图；

图10A为半导体结构的实施例的俯视图，且图10B为图10A中沿着标记为A的虚线所截取的半导体结构的横截面图；

图11A为半导体结构的实施例的俯视图，且图11B为图11A中沿着标记为A的虚线所截取的半导体结构的横截面图；