[发明专利]半导体装置

说明书

技术领域

本发明涉及一种具有沟道构造的半导体装置。

背景技术

图9表示现有的具有沟道构造的纵型绝缘栅极型半导体装置的一例。图示的半导体装置9A具备第1n型半导体层911、第2n型半导体层912、p型半导体层913、n型半导体区域914、沟道93、栅极电极94和栅极绝缘层95。

第1n型半导体层911构成半导体装置9A的基座。第2n型半导体层912、p型半导体层913、n型半导体区域914叠层于第1n型半导体层911上。

沟道93形成为贯通p型半导体层913和n型半导体区域914，到达第2n型半导体层912。在沟道93的内部，形成栅极电极94和栅极绝缘层95。栅极绝缘层95使栅极电极94与第2n型半导体层912、p型半导体层913和n型半导体区域914绝缘。栅极绝缘层95沿沟道93的内表面形成。

在p型半导体层913中形成隧道区域。该隧道区域沿着沟道93，并且与第2n型半导体层912和n型半导体区域914相接。

在这种半导体装置9A中，为了实现能量的低损耗化，最好流过电流时的导通电阻小。另外，为了抑制绝缘破坏，优选绝缘耐压大。并且，为了仅通过向栅极电极施加较低的电压就可充分驱动，要求降低阈值电压(例如参照专利文献1)。

专利文献1：日本特开2006-32420号公报

发明内容

本发明鉴于上述情况而做出，其目的在于提供一种半导体装置，可降低导通电阻，提高绝缘耐压，使阈值电压降低。

为了解决上述课题，本发明中采取如下技术手段。

由本发明提供的半导体装置包括：具有第一导电型的第一半导体层；设置在该第一半导体层上，且具有与上述第一导电型相反的第二导电型第二半导体层；贯通该第二半导体层，且到达上述第一半导体层的沟道；沿着上述沟道的内表面，且形成于上述沟道的底部和侧部的绝缘层；通过该绝缘层与上述第一半导体层和上述第二半导体层绝缘，且至少一部分形成于上述沟道内部的栅极电极；和在上述第二半导体层上，形成于上述沟道周围的具有上述第一导电型半导体区域，其中，上述第二半导体层具有沿着上述沟道，并且与上述第一半导体层和上述半导体区域相接的隧道区域，上述隧道区域在上述沟道深度方向上的大小为0.1～0.5μm，上述隧道区域的峰值杂质浓度在4×10¹⁷cm^-3～2×10¹⁸cm^-3范围内。

在本发明的最佳实施方式中，上述隧道区域包含杂质浓度为5×10¹⁷cm^-3以上的高浓度部，上述高浓度部是与上述沟道相接、且沿着与上述深度方向成直角的方向扩展的层状。

在本发明的最佳实施方式中，上述第一半导体层、上述第二半导体层和上述半导体区域由碳化硅构成。

本发明的其它特征和优点通过参照附图如下进行的详细说明而变得更加清楚。

附图说明

图1是表示基于本发明第一实施方式的半导体装置的主要部分截面图。

图2是表示图1所示半导体装置的p型半导体区域中、杂质浓度相对深度方向的分布图。

图3是表示图1所示半导体装置的制造工序的一部分的主要部分截面图。

图4是表示图2所示工序的后续工序的主要部分截面图。

图5是表示现有半导体装置中相对p型半导体层最高浓度的阈值电压的图。

图6A是表示本实施方式中的p型半导体层最高浓度与阈值电压和绝缘破坏电场的关系图表。

图6B是表示本实施方式中的p型半导体层最高浓度与隧道电阻和绝缘破坏电场的关系图表。

图7是表示基于本发明第二实施方式的半导体装置的主要部分截面图。

图8是表示基于本发明第三实施方式的半导体装置的主要部分截面图。

图9是表示现有半导体装置一例的主要部分截面图。

具体实施方式

下面，参照附图具体说明本发明的最佳实施方式。

图1表示基于本发明第一实施方式的半导体装置。本实施方式的半导体装置A1具备第1n型半导体层11、第2n型半导体层12、p型半导体层13、高浓度p型半导体区域13a、n型半导体区域14、沟道3、栅极电极41、栅极绝缘层5、源极电极42、漏极电极43和层间绝缘膜6，具有称为所谓的沟道MOSFET的构造。