[发明专利]可编程晶体管阵列设计方法有效
申请号: | 201010001097.X | 申请日: | 2010-01-21 |
公开(公告)号: | CN101789036A | 公开(公告)日: | 2010-07-28 |
发明(设计)人: | 罗明健;吴国雄 | 申请(专利权)人: | 台湾积体电路制造股份有限公司 |
主分类号: | G06F17/50 | 分类号: | G06F17/50;H01L25/00;H01L27/092 |
代理公司: | 北京市德恒律师事务所 11306 | 代理人: | 梁永 |
地址: | 中国台*** | 国省代码: | 中国台湾;71 |
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摘要: | |||
搜索关键词: | 可编程 晶体管 阵列 设计 方法 | ||
本申请要求于2009年1月22日提交的标题为“Programmable Transistor Array Design Methodology”的美国临时专利申请No.61/146,564的优先权, 其申请结合与此作为参考。
技术领域
本发明总的来说涉及集成电路,更具体地,涉及集成电路的设计方法。
背景技术
集成电路的设计通常包括若干阶段。在集成电路的大规模制造之前, 通常制造原型以验证集成电路的设计。现场可编程门阵列(FPGA)和单元 设计(Cell based Design,CBD)是多数通用的设计方法。
图1示出了FPGA设计,其包括以阵列方式设置的多个逻辑单元,其 中内置有预定的布线(未示出)。FPGA可通过反熔丝开关箱(未示出) 进行编程,使得具有相同FPGA设计的芯片可用于实现具有不同功能的不 同电路。诸如嵌入式存储器和处理器的附加功能模块可以被安装在FPGA 芯片中。由于一个FPGA设计可以被多种应用共享,所以设计成本被多种 应用所分担,因此相对较低。此外,由于可使用现有FPGA而无需从擦除 开始的事实,设计周期缩短。然而,受限于所得到电路的低性能,FPGA 只适合于以高单位成本进行少量生产,并且通常仅在原型设计中使用。
另一方面,如图2所示,CBD方法通常用于特定用途集成电路(ASIC) 设计。CBD设计可采用标准单元以实现集成电路,并且标准单元通常被配 置到行。然而,标准单元的放置根据应用的不同而不同,并且一行可包括 不同的标准单元。通过互连的标准单元来实现逻辑功能。因此,作为随机 放置标准单元的结果,布线也不是固定的。诸如嵌入式存储器和模拟宏指 令的自定义宏指令可以包括在CBD中,并且被随机放置在各个芯片中。由 于用户化设计,采用CBD方法设计的电路通常享有较高的性能。
CBD方法还具有一些缺点。当使用45nm和以下的技术形成集成电路 时,基于传统设计规则的所有CBD设计都开始出现严重的处理变化,其甚 至可以达到约30%。这引起生产量的显著降低。另一方面,由于所有的基 底层(包括有源区域和栅电极的层)和金属层都被制定,所以使用CBD方 法的设计成本也很高。例如,设计会花费大约五十万美元以上。设计周期 时间也很长,如果采用先进的纳米技术,则通常需要12周以上。
因此,本领域需要可以将FPGA的灵活性和低成本的有利特征以及 CBD的高性能组合的设计方法。
发明内容
根据本发明的一个方面,一种设计集成电路的方法包括提供彼此相同 的第一芯片和第二芯片。第一芯片和第二芯片中的每一个都包括基底层, 该基底层包括基本晶体管单元(BTU)和逻辑晶体管单元(LTU)阵列。
BTU进一步被划分为PMOS晶体管单元(PTU)、NMOS晶体管单元 (NTU)和虚拟晶体管单元(DTU)。PTU和NTU都利用常规布局架构进 行限定,将偶数的多晶硅(polys)放置在有源区域中,并且两个虚拟多晶 硅与有源区域相邻并处于场氧化区域中。可以从有源区域的任一侧来存取 多晶硅。此外,可以分别组成PTU和NTU或者将它们组合在一起来创建 CMOS逻辑。
LTU阵列包括彼此相同并以行和列进行配置的LTU。该方法还包括: 连接第一芯片的基底层以形成第一应用芯片;以及连接第二芯片的基底层 以形成不同于第一应用芯片的第二应用芯片。
其中,LTU中的每一个都包括多路复用器。
其中,LTU中的每一个还包括反相器以及从NAND门和NOR门中选 择的门。
其中,连接第一芯片的基底层的步骤包括:使用金属层1(M1)以将 第一芯片的LTU阵列中的不同LTU修改为不同的逻辑门组合。
其中,连接第一芯片的基底层的步骤进一步包括:使用金属层2(M1) 以将第一芯片的LTU阵列中的不同LTU修改为不同的逻辑功能单元。
其中,不同的逻辑功能单元是从基本由XOR门、XNOR门、加法器、 锁存器和触发器组成的组中所选择的。
该方法还可以包括:将第一外部功能模块附接至第一芯片。
该方法还可以包括:将第二外部功能模块附接至第二芯片,其中,第 二外部功能模块与第一外部功能模块不同。
其中,LTU中的所有PMOS晶体管具有相同布局,并且LTU中的所 有NMOS晶体管具有附加的相同布局。
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