[发明专利]延时电路

说明书

技术领域

本发明涉及半导体集成电路，特别涉及一种延时电路。

背景技术

延时电路在很多集成电路IP(Intellectual Property)中的应用很广泛，精确的延时电路能够改善集成电路IP的性能、提高晶圆片的成品率，特别是在NVM(Non-Volatile Memory非易失性存储器)领域，精准的延时电路能提高NVM的读取速度。

传统的延时电路，是直接利用反相器的延时累加产生所需延时(如图1所示)，或利用基准电流源对电容充放电产生所需延时(如图2所示)。由于缓冲器或反相器的翻转电压受电源电压和工艺偏差的影响很大)，所以图1所示延时电路对工艺偏差很敏感，而图2所示延时电路对电源电压很敏感。因此传统的延时电路所产生的延时在不同条件下偏差比较大，延时精准度不高。

发明内容

本发明要解决的技术问题是提供一种延时电路，能产生精准的偏差较小的延时。

为解决上述技术问题，本发明的延时电路，包括P型晶体管第一PMOS管、N型晶体管第二NMOS管、P型晶体管第三PMOS管、N型晶体管第四NMOS管、第一缓冲器、第二缓冲器或反相器、第一电容、第二电容、第一电流源电路、第二电流源电路、第三电流源电路、第四电流源电路；

所述第一PMOS管的栅极、第二NMOS管的栅极短接用于接输入信号端，第一PMOS管的漏极同第二NMOS管的源极短接并接第一缓冲器的输入端及第一电容的一端，所述第一PMOS管的源极经第一电流源电路接电源电压，所述第二NMOS管漏极经第二电流源电路接地，所述第一电容的另一端接地；

所述第三PMOS管的栅极、第四NMOS管的栅极短接于第一缓冲器的输出端，第三PMOS管的漏极同第四NMOS管的源极短接并接第二缓冲器或反相器的输入端及第二电容的一端，所述第三PMOS管的源极经第三电流源电路接电源电压，所述第四NMOS管漏极经第四电流源电路接地，所述第二电容的另一端接地，所述第二缓冲器或反相器的输出端作为延时电路输出端；

第一PMOS管、第二NMOS管、第一电流源电路、第二电流源电路、第一电容组成第一电容充放电开关电路，第三PMOS管、第四NMOS管、第三电流源电路、第四电流源电路、第二电容组成第二电容充放电开关电路；所述两电容充放电开关电路的充、放电延时远大于第一缓冲器、第二缓冲器或反相器的上升、下降延时；所述第一缓冲器、第二缓冲器或反相器的上升及下降翻转电压相同；所述第二电流源电路的电流同电源电压成正比；所述第四电流源电路的电流同电源电压成正比；所述第一电容同第二电流源电流的比值等于第二电容同第三电流源电流的比值；所述第一电容同第一电流源电流的比值等于第二电容同第四电流源电流的比值。

所述两电容充放电开关电路的充、放电延时大于等于所述第一缓冲器、第二缓冲器或反相器的上升、下降延时的10倍。

本发明的延时电路，利用两段电容充放电开关电路延时相互补偿消除工艺偏差的影响，并利用与电源电压成正比的电流源电路给电容充放电消除电源电压的影响的方法产生一段与电源电压以及工艺偏差无关的延时，能够使延时更加精确，受电源电压以及工艺偏差的影响降低，从而可以改善集成电路IP的性能(如提高NVM IP的读取速度等)、提高晶圆片的成品率。

附图说明

下面结合附图和具体实施方式对本发明作进一步的详细说明。

图1是一种传统的延时电路；

图2是另一种传统的延时电路；

图3是本发明的延时电路一实施方式示意图；

图4是图3所示延时电路的时序图；

图5是本发明的延时电路另一实施方式示意图。

具体实施方式

本发明的延时电路一实施方式如图3所示，包括P型晶体管第一PMOS管M1、N型晶体管第二NMOS管M2、P型晶体管第三PMOS管M3、N型晶体管第四NMOS管M4、第一缓冲器、第二缓冲器、第一电容C1、第二电容C2、第一电流源电路、第二电流源电路、第三电流源电路、第四电流源电路；

所述第一PMOS管M1、第二NMOS管M2的栅极短接用于接输入信号端in，第一PMOS管M1的漏极同第二NMOS管M2的源极短接并接第一缓冲器M1的输入端A及第一电容C1的一端，所述第一PMOS管M1的源极经第一电流源电路接电源电压VDD，所述第二NMOS管M2漏极经第二电流源电路接地，所述第一电容C1的另一端接地；