[发明专利]支持连续/离散地址多数据并行访问的可配置存储器结构

说明书

技术领域

本发明涉及微电子学技术领域，尤其涉及一种支持连续/离散地址多数据并行访问的可配置存储器结构。

背景技术

当前，设计者通常采用提高指令/数据处理并行性的方法来增强处理器的性能。这样处理器可以在一个周期内对多个数据进行运算，大大增强了其处理数据的能力。但是要使处理器能最大程度的发挥多数据处理的并行性，就需要与之相匹配的支持多数据并发读写的存储器。现在市场上处理器内部的存储器，能够支持字节、短字、单字、双字甚至四字形式进行的访问，但都是采用单一的地址来获取数据，不支持离散地址多数据灵活读写，不能满足处理器对存储器进行高吞吐、高并行的数据访问需求。

既然现存的存储器无法支持处理器对其进行多数据并行访问，那么提供这种支持的存储器需要什么样的特征呢？要满足应用需求，支持多数据灵活读写，至少应具备以下两点特征：

(1)、连续/离散地址多数据访问：存储器不仅能够支持地址连续的多个数据的加载和存储，而且要能够支持对地址离散的多个数据的加载和存储。

(2)、多种访问方式：可以进行数据多种分组的数据访问方式，这样存储器才能够对算法不同粒度的并行性提供支持。

发明内容

(一)要解决的技术问题

有鉴于此，本发明的主要目的在于提供一种支持连续/离散地址多数据并行访问的可配置存储器结构，以满足处理器对存储器进行高吞吐、高并行的数据访问需求，使其能够支持离散地址/连续地址的多个数据的多种访问方式。

(二)技术方案

为达到上述目的，本发明提供了一种支持连续/离散地址多数据并行访问的可配置存储器结构，该结构包括存储阵列、处理数据输入输出的控制电路、处理读写信号的控制电路、配置传输方式的控制寄存器和地址选通电路，其中：

存储阵列，用于储存数据，由存储单元按行和列排列构成，每个存储单元对应一个唯一的行列地址；

处理数据输入输出的控制电路，用于处理数据的读出和写入行为；

处理读写信号的控制电路，用于产生读写行为需要的控制信号；

配置传输方式的控制寄存器，用于设置访问存储器的方式，该方式是连续地址多数据访问或离散地址多数据访问；

地址选通电路，用于决定每个存储阵列使用哪组地址总线作为自己的地址线。

上述方案中，所述每个存储阵列有一组地址总线，该组地址总线决定需要对存储阵列中那些存储单元进行选通。

上述方案中，所述处理数据输入输出的控制电路结合所述处理读写信号的控制电路的输出信号来工作，其内部结构包括输入寄存器、写驱动器、读出放大器、输出寄存器和输出缓冲器。

上述方案中，在将输入端口中数据写入存储单元时，所述处理读写信号的控制电路产生写有效信号，打开输入寄存器写入到存储阵列数据通路，此时数据端口中的数据能够通过输入寄存器，再经过写驱动器将数据存入存储阵列；在将存储单元中数据读出到输出端口，所述处理读写信号的控制电路产生读有效信号，打开存储阵列数据读出到输出端口的数据通路，此时存储阵列中的数据能够写入到输出寄存器，再经过输出缓冲器传送到数据端口。

上述方案中，所述配置传输方式的控制寄存器包括配置寄存器和掩码寄存器，其中：

配置寄存器用来表示需要访问的多个数据的离散程度，即将多个数据设置成离散的几组，每组数据需要提供一组地址总线，组内数据的地址是连续的；

掩码寄存器用于标示访问的多个数据的有效性，它的位数和存储器端口上的数据总线组数相同，每位对应于一组数据总线；当对存储器进行数据访问时，如果与端口上某组数据总线有数据交互，相应位需要置1。

上述方案中，所述配置寄存器还用来对存储器进行逻辑上的分组，将存储器分成2^k组，k为1、2、……、log₂n，n为自然数，组内只能进行连续地址数据的访问。所述配置寄存器有效位数是log₂n。

上述方案中，所述掩码寄存器中的一位和一个存储器块对应，其中，1表示需要从该存储器块中读取数据或者需要向该存储器块中写入数据，根据读信号线和写信号线来确定行为；0表示不需要对该存储器块进行数据访问。

上述方案中，所述地址选通电路的选通方式是由配置传输方式的控制寄存器来确定，当对n个地址离散的数据进行访问时，每个存储阵列使用不同的地址总线来选通数据；当n个地址连续的数据进行访问时，所有存储阵列使用同一个地址总线来选通数据。

(三)有益效果

从上述技术方案可以看出，本发明具有以下有益效果：