[发明专利]一种准循环低密度奇偶校验码的通用寻址装置及方法

说明书

技术领域

本发明涉及信道编码技术领域，尤其涉及一种块大小不等的准循环低密度奇偶校验码的通用寻址装置及方法。

背景技术

信道编码技术作为保证通信系统传输可靠性的基本技术，在近十年得到了飞速发展，一批性能优越的信道编码相继被发现并得到深入研究，其中低密度奇偶校验码作为继Turbo之后又一能够逼近理论极限的信道编码，在理论与应用两方面都得到极大关注。由于该码具有逼近香农极限的纠错性能和适于并行计算的译码算法，已被等许多通信标准采纳为前向纠错方案。如目前使用最为广泛的准循环低密度奇偶校验码，它具有准循环的校验阵结构，在很大程度上简化了编译码复杂度，已相继被DVB-S2、DVB-T2、WiMAX、802.11n、CCSDS、CMMB和DTMB等标准采用。同时，LTE等第四代移动通信标准也建议采用准循环低密度奇偶校验码，作为其候选信道编码标准之一。

准循环低密度奇偶校验码译码器结构根据译码吞吐率的需要和硬件条件，可选择采用全串行、全并行、部分并行等结构。其中全串行的准循环奇偶校验码译码器使用一个节点更新单元，分别依次遍历所有节点，其优点是资源用量小、功耗低、运算单元与存储器间连线简单，缺点是译码延时长，不适合要求高速译码的场合。全并行译码器中，所有校验节点或比特节点的遍历过程在同时间进行，译码速度快，但连线复杂度随码长增长而迅速增加，适合用来实现译码速度要求极高的情况下中短码长的译码器。部分并行译码器是以上两种译码器结构的折中，将节点更新的遍历过程分为多次并行完成。

现代通信系统对实时性和传输质量的要求越来越高，要求译码器在保证译码性能的同时，满足足够的数据传输速率要求，而不断演进的通信标准使通信电子产品的生命周期越来越短，在产品设计方面，较短的面市时间将会有效地提高新产品的市场竞争力。

目前部分译码器实现方面的研究集中在提高执行效率与译码并行度上，多采用专用集成电路(Application-Specific Integrated Circuit，ASIC)的方案实现，虽然ASIC有较高的性能和较低的面积功耗，但只能适用于单一标准，缺乏灵活性，在多模多码率的兼容性等方面表现出固有缺陷。随着软件无线电的长足发展，数字信号处理器(Digital Signal Processor，DSP)由于其适合于数字信号处理的特殊结构以及可编程性等特点成为硬件设计工程师在设计新产品时的首选。与ASIC相比，采用DSP设计新的产品具有设计周期短的特点，这将大大缩短新产品的面市时间。另外，采用数DSP设计的产品还具有可编程、易升级等特点。然而，在产品的功耗和面积方面，采用DSP设计的产品与ASIC相比却有着相当大的劣势。ASIC是面向目标产品的特点而专门设计的电路，因此在芯片速度、面积、功耗等方面都可以进行有针对性的优化，而采用通用DSP设计的电路却不可能实现这种优化。随着手持设备的日益增多，电子产品在功耗方面的要求越来越严格，采用通用DSP设计的产品在功耗方面的劣势也越来越明显，同时，通用DSP处理器在处理信道编译码算法上受限于DSP在大规模并行处理能力上的不足，在应用范围上受到很大限制。

专用指令集处理器(Application Specific Instruction-set Processor，ASIP)是一种新的处理器设计方案。与通用DSP不同，ASIP是针对某个或者某类应用而设计的专用处理器。在通用DSP的基本结构上，对处理器的结构、指令集、数据通路等进行优化，在产品升级的时候，只需要修改运行于处理器中的软件，延续了通用DSP的设计优势。同时，专用指令集处理器通过软硬件的联合设计，针对目标算法固有规律与兼容性，对指令流水线、DMA、指令集等结构进行特殊设计，使ASIP获得ASIC在速度、功耗、面积等方面的优势。近年来，采用ASIP解决多模多码率兼容性问题的信道编译码器逐渐获得关注，目前已分别有兼容多模多码率卷积码、多模多码率Turbo码、多模多码率准循环低密度奇偶校验码及同时兼容多种码的ASIP信道译码器的研究实现。