[发明专利]一种基于绝缘体上硅的MOS晶体管

说明书

技术领域

本发明涉及半导体器件领域，尤其涉及一种基于绝缘体上硅的MOS晶体管。

背景技术

绝缘体上的硅(SOI，silicon-on-insulator)是指在绝缘衬底上形成一层单晶硅薄膜，或者是单晶硅薄膜被绝缘层(通常是SiO2)从支撑的硅衬底中分开而形成的材料结构。SOI器件同体硅器件的差别主要是由隐埋氧化层的引入导致的，其可以使MOS器件的结构发生三点主要变化：隐埋氧化层隔离了器件的有源区和衬底、隐埋氧化层代替了衬底同源和漏的直接接触及有源区由整个衬底变为了一层薄硅膜。因此，与体硅技术相比，SOI CMOS技术具有无闩锁、高速、低功耗、小型化和抗辐照等优点。但由于隐埋氧化层的电隔离作用，在没有电极引出的情况下，SOI器件体区的电位是浮空的。随着MOS器件漏电压和器件工作状态的改变，体区电位也随之变化，从而产生了浮体效应。其主要表现为翘曲效应、反常亚阈值斜率、单管闭锁效应、漏源击穿电压降低等。

目前业内主要通过在SOI MOS晶体管结构中设置合适的体接触区域达到缓解浮体效应的目的，通常为紧密体接触和栅两侧体引出，但这同样会引入一系列的寄生效应，比如栅-源电容及漏电导的增加会引起器件频率特性的劣化，与源短接的体接触形式也会引起器件的过早击穿，此外采用多根短栅条并联降低串联体电阻的方法也会引起栅寄生电容的增加，并且随着栅极宽度的增加，处于耗尽层和隐埋氧化层之间的体区方块电阻也会增大，从而降低了体接触的有效性。

发明内容

为了解决上述的技术问题，提供了一种基于绝缘体上硅的MOS晶体管，其目的在于，有效抑制浮体效应对SOI MOS器件性能的影响，并一种不受器件宽长比限制的SOI MOS晶体管体引出结构，并且与传统SOI CMOS工艺兼容。

本发明提供了一种基于绝缘体上硅的MOS晶体管，该MOS晶体管包括：

从上至下依次为顶层硅、隐埋氧化层3和底层硅2的绝缘体上硅；

自左向右依次设置于顶层硅内的MOS晶体管体区4、体接触连接区16及体接触区18；

设置于MOS晶体管体区4上表面的正栅氧化层8，设置于正栅氧化层8上表面的正栅多晶硅层10，设置于正栅多晶硅层10上表面的正栅多晶硅化物层11；

设置于正栅多晶硅层10左侧的第一侧墙区9，以及设置于正栅多晶硅层10右侧的第二侧墙区12；

设置于MOS晶体管体区4内部靠近第一侧墙区9的漏区6，设置于漏区6上表面的漏区硅化物层7，以及设置于漏区6左侧的第一隔离氧化物区5；

设置于MOS晶体管体区4内部靠近第二侧墙区12的源区14，设置于源区14上表面至少一部分上的源区硅化物层13；

设置于体接触区18上表面至少一部分上的体接触区硅化物层17，以及设置于体接触区18右侧的第二隔离氧化物区19；

设置于体接触连接区16上表面、源区14上表面至少一部分和体接触区18上表面至少一部分上的硅化物掩蔽层15；

设置于底层硅2下表面的背栅金属层1。

所述正栅氧化层8覆盖了MOS晶体管体区4上表面等于沟道尺寸L1的区域。

所述底层硅2和隐埋氧化层3构成背栅。

分别在漏区6、源区14、体接触区18和正栅多晶硅层10上表面的中央进一步设置有接触孔。

所述顶层硅及底层硅2的掺杂类型为P型半导体掺杂，且均为轻掺杂。

所述MOS晶体管为NMOS晶体管，所述NMOS晶体管的MOS晶体管体区(4)为P型半导体掺杂，且为轻掺杂；或者所述MOS晶体管为PMOS晶体管，所述PMOS晶体管的MOS晶体管体区(4)为N型半导体掺杂，且为轻掺杂。

所述MOS晶体管体区(4)为N型半导体掺杂，所述漏区(6)和源区(14)均为P型半导体掺杂，且为重掺杂；或者所述MOS晶体管体区(4)为P型半导体掺杂，所述漏区(6)和源区(14)均为N型半导体掺杂，且为重掺杂；

所述体接触区(18)掺杂类型与MOS晶体管体区(4)掺杂类型相同，且为重掺杂。

所述体接触连接区16掺杂类型与MOS晶体管体区4掺杂类型相同，且为重掺杂。

所述体接触连接区16掺杂类型与MOS晶体管体区4掺杂类型相同，且为轻掺杂。

所述漏区6和源区14的离子注入深度t1小于所述顶层硅厚度；所述MOS晶体管体区4、体接触连接区16及体接触区18的离子注入深度t2与所述顶层硅厚度相同。