[发明专利]半导体存储装置

说明书

技术领域

本发明涉及如静态型随机存储器(SRAM)那样的半导体存储装置，尤其涉及位线的电压控制技术。

背景技术

近年来，半导体工艺的微细化得到发展，导致半导体元件的可靠性(针对电气应力或热应力等的抗性)降低。

一般的如SRAM那样的半导体存储装置中的向存储器单元写入数据的方法，通过使被预充电成H电平的位线对中任意一个位线的电位，从H电平成为L电平来执行。

例如在专利文献1中公开了一种通过使向存储器单元写入数据时的位线的电位成为比0V低的负电位，来改善以低电源电压对存储器单元的写入特性的技术。

专利文献1：日本特开2002-298586号公报

但是，在专利文献1中，由于是将位线的电位控制在比0V低的负电位的构成，所以对于之前只被施加了从0V到电源VDD的电位差的晶体管，要施加VDD电平以上的电位差。因此，针对晶体管的电气应力比以往大，尤其在高电压时有可能施加晶体管耐压以上的电压。

而且，如果对应于位线长度长的构成设计了负电位生成电路，则在位线长度短的构成中会具有必要以上的大规模的负电位生成电路。由此，不仅芯片尺寸增大，而且需要具备生成必要以上的负电位的能力强的电路。因此，在位线上产生过剩降压，对与位线等连接的晶体管施加不必要的大的电气应力，这样会促进元件的可靠性劣化。

发明内容

鉴于此，本发明的目的在于，提供一种能够改善以低电源电压对存储器单元写入数据的特性、并且可以对各元件抑制可靠性劣化的半导体存储装置。

鉴于上述目的，本发明的第一半导体存储装置具有：第一字线、第一位线对、与所述第一字线以及所述第一位线对连接的第一存储器单元、选择所述第一位线对中的任意一个位线的第一选择电路、和经由所述第一选择电路与所述第一位线对连接的写入电路，所述写入电路具备：将所述第一位线对中的被所述第一选择电路选择出的位线的电位控制在第一电位的第一控制电路、和将所述选择出的位线的电位控制在比所述第一电位低的第二电位的可变电容电容器，所述可变电容电容器的电容根据施加电压而变化，由此调整所述第二电位。

本发明的第二半导体存储装置具有：第一字线、第一位线对、与所述第一字线以及所述第一位线对连接的第一存储器单元、选择所述第一位线对中的任意一个位线的第一选择电路、经由所述第一选择电路与所述第一位线对连接的写入电路、和检测电源电压是否在规定电压值以上的电源电压检测器，所述写入电路具备：将所述第一位线对中被所述第一选择电路选择出的位线的电位控制在第一电位的第一控制电路、将所述选择出的位线的电位控制在比所述第一电位低的第二电位的第二控制电路、和被所述电源电压检测器的输出信号控制在第三电位的第三控制电路，所述第二控制电路与所述第三控制电路相互并联连接。

本发明的第三半导体存储装置具有：全局位线对、预充电控制信号、与所述全局位线对以及所述预充电控制信号连接的一个以上的分级阵列、和选择对哪个分级阵列进行写入的写入阵列选择信号，所述分级阵列的每一个具备：局部位线对、与所述局部位线对连接的存储器阵列、与所述预充电控制信号以及所述局部位线对连接的预充电电路、选择所述局部位线对中的任意一个局部位线的局部位线选择开关、和分级写入电路，所述分级写入电路与所述写入阵列选择信号连接，由含有晶体管元件的第一控制电路和含有电容元件的第二控制电路构成。

本发明的第4半导体存储装置具有：全局位线对、与所述全局位线对连接的一个以上的分级阵列、和选择对哪个分级阵列进行写入的写入阵列选择信号，所述分级阵列的每一个具备：局部位线对、与所述局部位线对连接的存储器阵列、进行所述局部位线对的控制的局部位线控制电路、和分级写入电路，所述分级写入电路与所述写入阵列选择信号连接，由含有晶体管元件的第一控制电路和含有电容元件的第二控制电路构成。

(发明效果)

本发明能够实现以低电源电压向存储器单元写入数据的特性得以改善，同时可对各元件抑制可靠性劣化的半导体存储装置。

附图说明

图1是表示实施方式1的半导体存储装置的构成的电路图。

图2是表示实施方式1的半导体存储装置的动作的波形图。

图3是实施方式1的半导体存储装置的布局配置图。

图4是表示实施方式1涉及的半导体存储装置中包含的箝位电路的具体构成的电路图的一例。

图5是表示实施方式1涉及的半导体存储装置中包含的箝位电路的具体构成的电路图的另一例。

图6是实施方式1涉及的半导体存储装置中包含的箝位电路所含有的N型DMOS晶体管的具体构造图。