[发明专利]用于非重叠时钟产生的技术有效
| 申请号： | 201080015518.2 | 申请日： | 2010-04-02 |
| 公开（公告）号： | CN102369669A | 公开（公告）日： | 2012-03-07 |
| 发明（设计）人： | X·全;T·宋;L·马特;D·J·阿拉蒂 | 申请（专利权）人： | 高通股份有限公司 |
| 主分类号： | H03L7/08 | 分类号： | H03L7/08;H03K3/017;H03M1/12 |
| 代理公司： | 永新专利商标代理有限公司 72002 | 代理人： | 张扬;王英 |
| 地址： | 美国加*** | 国省代码： | 美国;US |
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| 摘要： | |||
| 搜索关键词： | 用于 重叠 时钟 产生 技术 | ||
1.一种设备，包括：
延迟锁定环路(DLL)电路，其用于扩展由输入时钟信号的占空比得到的控制电压的高电平有效时间和低电平有效时间中的至少一个；以及
时钟发生器电路，其用于响应于所述控制电压，产生第一组时钟信号和与所述第一组时钟信号相隔非重叠时间(tnlp)的第二组时钟信号。
2.根据权利要求1所述的设备，其中，所述DLL电路包括具有一定数量(n_dll)个压控延迟单元的占空比控制(DCC)电路，并且其中，所述时钟发生器电路包括第一数量(n_td)个压控延迟单元和第二数量(n_nlp)个压控延迟单元，所述第一数量个压控延迟单元用于将所述第一组时钟信号中的第一时钟信号(C1)从延迟时钟信号(C1d)延迟第一预定时间量(td)，所述第二数量个压控延迟单元用于将所述第二组时钟信号中的第二时钟信号(C2)从所述C1d延迟所述tnlp。
3.根据权利要求2所述的设备，其中，所述n_dll和所述n_td之间的比例被定义为
其中，dutyin是到所述DCC电路的所述输入时钟信号Ck_in的占空比；dutyout是所述DCC电路的输出时钟占空比；以及Ts是从C1时钟的上升沿到所述相同的C1时钟的下一个上升沿的持续时间。
4.根据权利要求2所述的设备，其中，所述n_dll和所述n_nlp之间的比例被定义为
其中，tnlp是对应于所述C1d的下降沿到所述C2的上升沿的所述非重叠时间；dutyin是到所述DCC电路的所述输入时钟信号Ck_in的占空比；dutyout是所述DCC电路的输出时钟占空比；以及Ts是从所述C1的上升沿到所述相同的C1时钟的下一个上升沿的持续时间。
5.根据权利要求1所述的设备，其中，所述时钟发生器电路使用所述DLL来产生基于时间Ts的精确分数的非重叠时间和时钟相位延迟时间。
6.一种非重叠时钟产生电路，包括：
时钟发生器电路，其用于产生高频率的非重叠延迟时钟信号；以及
延迟锁定环路(DLL)电路，其用于产生一个或多个控制时钟电压，所述一个或多个控制时钟电压操作以维持所述非重叠延迟时钟信号的精确定时关系。
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