[发明专利]用于非重叠时钟产生的技术

说明书

技术领域

概括地说，本发明涉及时钟产生电路领域，具体地说，涉及非重叠时钟产生电路。

背景技术

通常，时钟产生电路用于对诸如模数转换器(ADC)之类的同步数字电路进行计时。时钟产生电路提供具有恒定周期的重复信号。在单个时钟信号周期内，时钟信号具有第一相位和第二相位。通常，时钟产生电路提供反向时钟信号和非反向时钟信号。时钟产生电路通常还提供延迟的时钟信号。

一种类型的时钟信号是非重叠时钟信号。非重叠时钟信号通常用于开关电容积分器电路中。非重叠时钟产生电路提供非反向时钟信号和反向时钟信号，非反向时钟信号和反向时钟信号分别在延迟的非反向时钟信号和延迟的反向时钟信号之前转变。非反向时钟信号和反向时钟信号的转变之间也存在延迟。通常，非重叠时钟信号是用于减小开关电容电路中的电压误差。

传统的非重叠时钟发生器电路在本领域中是已知的，并且这些非重叠时钟发生器通常用于产生对音频频率范围内的信号进行处理的开关电容积分器电路所需要的非重叠时钟信号。

在高速模数转换器(ADC)中使用的开关电容积分器中，使用非重叠时钟。然而，非重叠时间和时钟相位延迟时间通常是使用反相器延迟来实现的。反相器延迟随着工艺、电源电压和温度而改变。例如，当考虑到工艺变化、工作电源电压变化和工作温度变化时，反相器的延迟可能超过两倍地变化。工艺变化发生在集成电路(IC)制造期间。

工艺条件、工作电压条件和温度条件的最坏情况被称为慢速角点(slow corner)条件和快速角点(fast corner)条件。需要满足快速角点条件下的非重叠时间要求，与慢速角点条件相比，这将产生2倍的非重叠时间。慢速角点条件下的额外非重叠时间和相位延迟时间消耗了时钟的有效时间，并且需要更快地稳定开关电容积分器。因此，对于开关电容积分器内的运算跨导放大器而言，要消耗更多的电流。此外，随着开关电容积分器采样频率(fs)增加，相对于时钟信号的有效时间而言，非重叠时间和相位延迟变得更为显著。

因此，需要用于产生精确的非重叠时间和时钟相位延迟时间的技术，甚至是在较高的开关电容积分器采样(Fs)频率下。

发明内容

本文提供了跨越所期望的频率范围产生精确的非重叠时间和时钟相位延迟时间的技术。在一个配置中，设备包括非重叠时钟产生电路，该非重叠时钟产生电路包括延迟锁定回路(DLL)电路，该延迟锁定回路(DLL)电路相应地向耦合到其上的时钟发生器电路产生控制电压。控制电压操作以维持由时钟发生器电路产生的非重叠延迟时钟信号的精确定时关系。在一个方面，DLL电路接收具有已知占空比的输入时钟并且得到输出控制电压以将单位延迟固定于输入时钟周期的某一部分。在另一方面，时钟发生器电路包括耦合到DLL电路的多个压控延迟单元，以产生第一组时钟信号和从所述第一组时钟信号延迟非重叠时间(tnlp)的第二组时钟信号，非重叠时间(tnlp)不依赖于制造工艺变化。

下面进一步详细地描述了本发明的各个其它方面和实施例。

发明内容既不旨在也不应当被理解为表示本发明的全部程度和范围，通过详细描述，这些以及额外的方面将变得更加显而易见，特别是在结合附图一起考虑时。

附图说明

图1是开关电容积分器电路的示意图。

图2是现有技术的非重叠时钟产生电路的示意图。

图3是图2的非重叠时钟产生电路的时序图。

图4是根据本实施例的、具有非重叠时钟产生电路的设备的示例性框图，该非重叠时钟产生电路包括(i)时钟发生器电路，其用于产生非重叠延迟时钟信号，以及(ii)延迟锁定环路(DLL)电路，其用于产生一个或多个控制时钟电压，这一个或多个控制时钟电压操作以维持非重叠延迟时钟信号的精确定时关系。

图5是使用压控延迟单元来实现的图4的时钟发生器电路的示例性示意图。

图6是用于向图5的时钟发生器电路产生控制时钟电压的、图4的延迟锁定环路(DLL)电路的示例性示意图，延迟锁定环路(DLL)电路也示出为使用压控延迟单元来实现。

图7是在图5的时钟发生器电路106和图6的DLL电路108中使用的压控延迟单元的示例性示意图。

图8是示出了来自图4和图5的时钟发生器电路的延迟时钟信号的时序关系(特别是，非重叠时间(t_nlp)关系)的示例性时序图。