[发明专利]频率合成器的频率校正装置及其方法

说明书

技术领域

本发明涉及一种具有振荡器的频率校正功能的频率合成器及其控制方法，特别涉及一种去除在开环控制时用于选择Vref作为输入的环路交换机，并在开环时使充电泵直接输出GND或VDD而减少相位噪声，当选择相应于设定频率的记忆库时，根据GND或VDD模式来进行偏移值大小的记忆库补偿而成为锁相环的频率合成器的频率校正装置及其控制方法。

背景技术

 在一般情况下，锁相环(PLL : Phase Locked Loop)对输入频率信号的相位与被反馈的频率信号的相位进行比较后，通过进行升/降压式充电的方式来控制锁频。

图1为现有的锁相环电路的锁频控制电路图，如图所示，包括：对被输入的信号频率进行调节的参考频率分频器1；对参考频率分频器1的频率信号与反馈的频率信号的相位进行比较的相位检测器2；根据所述相位检测器2的相位差，发生升/降压的充电泵（Charge Pump）3；在闭环中选择所述充电泵3的升/降压信号，在开环中选择Vref电压信号的环路（LOOP）选择开关4；用于去除由所述环路选择开关4选择出控制电压噪声的环路滤波器5；通过所述环路滤波器5的输出电压，控制振荡频率的电压控制振荡器(VCO)6；用于设定所述电压控制振荡器6的振荡频率的VCO记忆库7；将由所述电压控制振荡器6所振荡的频率信号分频为整数倍的预分频器8；为输入由所述预分频器8所分频的频率信号，在电压控制振荡器中以目标频率进行振荡，从而分频为已计算的值，并反馈到所述相位检测器2的程序分频器9；将所述预分频器8所输出的频率与目标频率进行比较的频率比较器10；根据所述频率比较器10的输出信号，选择出所述VCO记忆库7的记忆库选择器11。

如上所述现有的锁相环电路(PLL电路)在初始开环校正中，由环路交换机4输入Vref (例如，VDD/2)，并通过环路滤波器5输入至电压控制振荡器6，电压控制振荡器6的输出与输入电压Vref成正比的频率振荡，此频率被频率比较器10与目标频率进行比较后由记忆库选择器11选择出最接近近似值的记忆库，由相应的记忆库值来控制振荡而发生频率时，程序分频器9中分频出能以目标频率进行振荡的计算值，并反馈至相位检测器2。

其中，记忆库7能利用形成于电压控制振荡器6的电容器阵列，或是没有记忆库结构的锁相环系统。无线收发系统中所被使用的锁相环在一般情况下，为在具有较宽的频带，并具有较好的相位噪声下有效地进行锁住，电压控制振荡器的增益(Kvco)值以较小为宜。为了减少增益(Kvco)值，在电压控制振荡器(VCO)内会具备电容器阵列(capacitor array)，形成记忆库结构。

相位检测器2对参考频率分频器1的输出信号与所述程序分频器9的反馈信号的相位差进行检测，并通过充电泵3发出相应于所述相位差大小的升/降控制电压(Vc)。这时，环路交换机4选择充电泵3的输出，并通过环路滤波器5，载入为电压控制振荡器6的控制电压。电压控制振荡器6则与输入的相位差所相应的控制电压(Vc)成正比地，对振荡频率进行控制，进行频率振荡。通过这样的方式，根据相位差而对频率振荡进行控制并选择记忆库，通过最终选出的记忆库来实现锁频。

现有的锁相环电路中锁住新频率时，在环路交换机选择Vref而固定Vc后，使电压控制振荡器进行振荡，并且通过记忆库选择器，选择所需的记忆库(Bank)，再转换为闭环而最终实现锁相环锁（PLL lock）。但是，现有的锁相环电路具备环路交换机，并通过环路交换机将电压控制值输入到电压控制振荡器，因此出现因使用CMOS开关的环路交换机而发生相位噪声的缺点。另外，还有个缺点就是开环需要能发生Vref电压的电路。

发明内容

为了解决如上所述的选择开环与闭环而使用的现有的锁相环电路的问题，本发明的目的在于，提供一种去除发生噪声影响的环路交换机，设置升/降处理器（up/down processor），在开环时使充电泵输出GND或VDD电压，在闭环时使充电泵输出根据相位差变化的升/降压，从而能防止环路交换机引起的相位噪声，亦无需为开环设置Vref电压发生电路的频率合成器的频率校正装置及其控制方法。

另外，本发明在开环中将GND或VDD电压输入至电压控制振荡器的情况下，对所选择出来的记忆库值加上偏移值后，选择最终的闭环记忆库值。

由于现有的环路交换机为电压端，因此直接会受到作为环路交换机的CMOS所发生的噪声影响。但是如本发明具备升/降处理器时，由于升/降处理器为数字信号端，因此只要能区分0或1信号即可。从而，使用升/降处理器时，不会受到因升/降处理器引起的附加噪声影响。