[发明专利]具有改良串行选择线和位线接触布局的三维存储阵列

说明书

技术领域

本发明是关于高密度存储装置，特别是关于具有多层平面存储单元的存储装置以提供三维阵列。

背景技术

当集成电路中的装置的临界尺寸缩减至通常存储单元技术的极限时，设计者则转而寻求存储单元的多重叠层平面技术以达成更高的储存密度，以及每一个位较低的成本。举例而言，薄膜晶体管技术已经应用在电荷捕捉存储器之中，可参阅如赖等人的论文″A multi-Layer Stackable Thin-FilmTransistor(TFT)NAND-Type Flash Memory″，IEEE Int′l Electron DeviceMeeting，2006年12月11～13日；及Jung等人的论文″Three DimensionallyStack NAND Flash Memory Technology Using Stacking Single Crystal SiLayers on ILD

此外，交会点阵列技术也已经应用在反熔丝存储器之中，可参阅如Johnson等人的论文″512-Mb PROM with a Three Dimensional Array ofDiode/Anti-fuse Memory Cells″，IEEE J.of Solid-state Circuits，vol.38，no.11，2003年11月。在Johnson等人所描述的设计中，多层字线及位线被使用，其具有存储元件于交会点。此存储元件包含p+多晶硅阳极与字线连接，及n+多晶硅阴极与位线连接，而阴极与阳极之间由反熔丝材料分隔。

在由赖、Jung、等人所描述的工艺中，每一个存储层使用多道关键光刻步骤。因此，制造此装置所需的关键光刻步骤的数目会是其所使用存储层数目的倍数。因此，虽然可以通过使用三维阵列达到较高的密度，然而较高的制造成本也限制了此技术的使用范围。

另一种使用垂直与非门存储单元结构于电荷捕捉存储器中的技术也已经在Tanaka等人的论文″Bit Cost Scaleable Technology with Punch andPlug Process for Ultra High Density Flash Memory″，2007 Symposium onVLSI Technology Digest of Technical Papers，pp.14～15，2007年6月12～14日，有所描述。于Tanaka等人描述的结构中，包括多栅极场效晶体管结构，其具有类似与非门操作的垂直通道，使用硅氧氮氧硅(SONOS)型态电荷捕捉存储单元结构，以在每一个栅极/垂直通道接口处产生储存位置。此存储结构是基于安排作为垂直通道的柱状半导体材料而构成多栅极存储单元，具有一较低的选择栅极靠近衬底，及一较高的选择栅极于其上方。多个水平控制栅极是使用与柱状物相交的平面电极层而形成。作为水平控制栅极的平面电极层并不需要关键光刻，而因此节省成本。然而对每一个垂直存储单元而言仍是需要许多关键光刻步骤。此外，此方法的多层结构中控制栅极的数目仍是有所限制，其是由例如是垂直通道导电性、所使用的编程及擦除操作等因素来决定。

具有此三维阵列，存储单元和互联机可以利用高密度方式叠层。

因此需要提供一种低制造成本的三维集成电路存储器结构，包括可靠、非常小存储元件及占用小面积的内联机和接触。

发明内容

此处所描述技术为一种三维存储装置，具有集成电路衬底；多个长条半导体材料叠层；多条导线；以及存储元件。

此多个长条半导体材料叠层具有山脊状且包括至少两个长条半导体材料由绝缘层分隔而成为多个平面位置中的不同平面位置。此多个长条半导体材料叠层分享该多个平面位置中的相同平面位置的长条半导体材料通过阶梯状结构连接至多个位线接触中的一个相同位线接触，如此该阶梯状结构中的阶梯位于长条半导体材料的端点处。在许多不同的实施例中，如此的位置可以节省芯片面积，而不会像在长条半导体材料的端点之外连接不同层中的位线一般。

此多条导线安排成正交于该多个叠层之上，且与该多个叠层顺形，如此于该长条半导体材料的表面与该多条导线交会点建立一三维阵列的交会区域。

此存储元件于该交会区域，其经由该长条半导体材料与该多条导线建立可存取的该三维阵列的存储单元。

本发明也揭露一种三维存储装置，具有集成电路衬底；多个长条半导体材料叠层；许多多条导线；存储元件；以及多个导电顺形结构。