[发明专利]双导通半导体组件及其制作方法

说明书

技术领域

本发明涉及一种双导通半导体组件及其制作方法，尤其涉及一种双导通半导体组件及其制作方法，其栅极绝缘层的底部厚度大于侧壁厚度。

背景技术

传统双导通半导体组件(bilateral conduction semiconductor device)是设置在电池中，且是用在电池的充放电过程中保护电池免于因充放电而损坏。为了具有保护电池的功效，公知双导通半导体组件是由两个N型功率金氧半场效应晶体管(MOSFET)所组成，且两个N型功率金氧半场效应晶体管的汲极电连接在一起。并且，各N型功率金氧半场效应晶体管具有一寄生二极管(diode)，且二极管的P端电连接至N型功率金氧半场效应晶体管的源极，而二极管的N端电连接至N型功率金氧半场效应晶体管的汲极。

请参考图1，图1为公知双导通半导体组件的剖视示意图。如图1所示，公知双导通半导体组件10包含一P型基底12以及一设于P型基底12上的N型外延层14，并且N型外延层14具有两沟槽16。两P型基体掺杂区18设于各沟槽16两侧的N型外延层14中，且两N型源极掺杂区20分别设于各P型基体掺杂区18中，以分别作为两N型功率金氧半场效应晶体管的源极。两栅极导电层22设于各沟槽16中，以分别作为两N型功率金氧半场效应晶体管的栅极，且一绝缘层24设于各沟槽16中，并电绝缘两栅极导电层22以及电绝缘栅极导电层22与P型基体掺杂区18以及N型外延层14。此外，两源极金属层设于各N型源极掺杂区20上。

由上述可知，公知双导通半导体组件10是在P型基底12上形成N型外延层14，以于P型基底12与N型外延层14之间形成一耗尽区。借此，可提升N型外延层14的耐压能力，然而所提供的P型基底12与N型外延层14具有不同的导电类型，因此需额外进行一外延工艺，在P型基底12上形成N型外延层14，而增加制作成本。所以，目前亦有发展出在N型基底上制作双导通半导体组件，不过所制作出的双导通半导体组件的耐压能力较差。

有鉴于此，提升双导通半导体组件的耐压能力且降低制作成本实为业界努力的目标。

发明内容

本发明的主要目的在提供一种双导通半导体组件及其制作方法，以提升双导通半导体组件的耐压能力，且缩小双导通半导体组件的尺寸。

为达上述的目的，本发明提供一种双导通半导体组件。双导通半导体组件包括一半导体基底、一第一基体掺杂区、一第二基体掺杂区、一栅极绝缘层、一第一栅极导电层、一第二栅极导电层、一第一源极掺杂区以及一第二源极掺杂区。半导体基底具有一第一导电类型，且半导体基底具有一第一沟槽。第一基体掺杂区具有一第二导电类型，且第一基体掺杂区设于第一沟槽的一侧的半导体基底中。第二基体掺杂区具有第二导电类型，且第二基体掺杂区设于第一沟槽的另一侧的半导体基底中。栅极绝缘层覆盖于第一沟槽的表面，且栅极绝缘层具有一第一部分、一第二部分与一第三部分，其中第一部分邻近第一基体掺杂区，第二部分邻近第二基体掺杂区，第三部分位于第一沟槽的一底部与一侧壁的转折处，且第一部分的厚度与第二部分的厚度小于第三部分的厚度。第一栅极导电层设于邻近第一基体掺杂区的栅极绝缘层上，其中第一部分位于第一栅极导电层与第一基体掺杂区之间。第二栅极导电层设于邻近第二基体掺杂区的栅极绝缘层上，且第二栅极导电层与第一栅极导电层电绝缘，其中第二部分位于第二栅极导电层与第二基体掺杂区之间。第一源极掺杂区具有第一导电类型，且设于第一基体掺杂区中。第二源极掺杂区具有第一导电类型，且设于第二基体掺杂区中。