[发明专利]过采样并行数据恢复方法和装置

说明书

技术领域

本发明涉及通信相关数据传输技术领域，尤其涉及一种过采样并行数据恢复方法和装置。

背景技术

随着通信技术的发展，传统的并行数据传输方式在速度上已经不能满足我们的需求，高速串行互连技术得到了越来越多的应用。

高速串行收发器的发送器负责将低速的并行数据转换为高速串行数据发到信道上，接收器负责接收经信道传输来的高速串行信号，并利用时钟数据恢复(Clock and Data Recovery，CDR)技术从中提取出相位信息，对时钟数据进行恢复，然后再将恢复出的高速串行数据转换为低速并行数据。

FPGA(Field－Programmable Gate Array，即现场可编程门阵列)除了可定制、速度快和容量大等优点外，还集成的有大量高速串行收发器的硬核，这使得它在通信领域得到广泛的应用。当FPGA的高速串行接口接收频率过低的数据信号或者接收突发数据时，由于CDR中PLL(PhaseLJocked Loop，锁相环)的最低工作频率限制，并且CDR的PLL要锁定到输入数据时钟也需要一定的时间，因此FPGA高速串行收发器采用正常的工作模式并不能正确接收时钟数据，若不借助外部芯片则需要进行过采样处理。常见的过采样处理是进行空间过采样和时间过采样处理。空间过采样基于本地时钟，对输入数据分别进行不同的延时，然后从中选择一组最佳的时钟数据作为恢复的时钟数据。而常见的时间过采样的恢复算法是基于串行数据的恢复算法，其原理为基于跳变沿，在距离跳变沿的固定位置取数作为有效数，如果一定距离内都没有跳变沿则基于上一个取数位置相隔过采样倍数的距离取当前数作为有效数。这种算法原理简单，但当输入的数据为位数较宽的并行数据时，采用该算法的逻辑实现复杂且资源耗费严重。

发明内容

本发明要解决的技术问题是提供一种过采样并行数据恢复方法和装置，以解决对位数较宽的过采样并行数据进行数据恢复时实现复杂的问题。

为解决以上技术问题，本发明提供了一种过采样并行数据恢复方法，所述方法包括：

对过采样并行数据当前时钟周期的所有数据及上一时钟周期的最末位数据进行两两异或操作，得到当前时钟周期过采样并行数据的跳变沿信号值；

根据所述跳变沿信号值下发当前时钟周期的有效数据位数指示；

根据当前时钟周期输入的过采样并行数据和有效数据位数指示输出当前时钟周期过采样并行数据的有效数据。

进一步地，根据所述跳变沿的信号值下发当前时钟周期的有效数据位数指示的步骤包括：

对所述跳变沿信号值每隔N位分别相或，得到N位跳变沿累计值，根据该累计值统计未出现跳变沿的第一位置以及出现跳变沿的第二位置，其中N为过采样倍数；

从所述第一位置中选择确定每N位过采样并行数据的取数点n；

根据确定的取数点n输出所述有效数据位数指示。

进一步地，从所述第一位置中选择确定每N位过采样并行数据的取数点n的步骤包括：

判断所述第一位置连续的个数的最大值是否唯一且大于1，若是则执行下一步骤，重新确定取数点，否则取数点不变；

该最大值为奇数时，确定该最大值对应的第一位置中的最中间位置的序数值为所述取数点；该最大值为偶数时，确定所述第一位置中最中间且靠近上一周期数据的位置的序数值为所述取数点。

进一步地，根据确定的取数点输出有效数据位数指示的步骤指状态机根据确定的取数点调整状态，并根据调整后的状态输出有效数据位数指示；状态机包括第1位输出状态至第N位输出状态在内的N个输出状态，所述第1位输出状态至第N位输出状态的序数值分别为1至N；

所述状态机跳转规则如下：

所述状态机在序数值相邻的状态下跳转，且所述状态机跳转后的状态根据上一时钟周期的输出状态的序数值和当前时钟周期取数点决定：

N≤4时，若上一时钟周期的输出状态的序数值和当前时钟周期取数点相邻，则状态跳转到序数值为当前时钟周期取数点的输出状态，若不相邻或相同则保持状态不跳转；

N≥5时，若上一时钟周期的输出状态的序数值和当前时钟周期取数点相邻或差值为1，则向序数值逼近取数点的输出状态跳转，否则保持状态不跳转；

所述状态机跳转后确定有效数据的规则为：

所述状态机为第n位输出状态时，确定的有效数据为M/N位，具体为每N位当前时钟周期过采样并行数据中的第n位；或，