[发明专利]保护元件和具有该保护元件的半导体器件

说明书

相关申请的交叉参考

本发明包含与2011年1月5日向日本专利局提交的日本在先专利申请JP 2011-000806的公开内容相关的主题，在此将该在先申请的全部内容以引用的方式并入本文。

技术领域

本发明涉及用于防止ESD(静电放电)的保护元件和具有该保护元件的半导体器件。

背景技术

对于各种用于防止ESD的保护元件，已知的有GGMOS(栅极接地MOS管)、晶闸管和RC计时器等，这里仅举出这几个示例。

这些保护元件在它们各自的应用中适当地使用。在这些保护元件中，GGMOS具有简单的结构，所以使用GGMOS的时间最长。

图7示出了GGMOS的典型结构。图7表示NMOS型GGMOS器件。如图所示，GGMOS具有P阱区域51、源极区域52、漏极区域53、栅极绝缘膜54和栅极55。

如图7所示，与具有相同结构的普通MOS晶体管相比，在GGMOS的结构中，栅极55短路连接至源极区域52，并且栅极55和源极区域52都接地GND或者连接到地电位。

如图8所示，在GGMOS的结构中，对于来自漏极的浪涌输入(surgeinput)，直到由横轴表示的输入电压V达到由符号Vt1表示的特定电压电平时，GGMOS才开始工作。也就是说，直到输入电压V达到电压电平Vt1，由纵轴表示的电流I才开始流动。当输入电压V达到电压电平Vt1时，双极型动作(bipolar operation)启动，输入电压V下降，使得大的电流I流动。

然而，在具有现有GGMOS结构的ESD保护元件中，由于GGMOS具有诸如栅极长度、各区域(包括阱、源极和漏极)中的杂质浓度等独特结构的原因，电压Vt1具有特定的值。

因此，根据应用，为了将电压Vt1控制到所期望的电平，需要改变保护元件的结构。

对于增加电压Vt1，存在相对简单的方法，例如，增大栅极长度等。

对于降低电压Vt1，已知有如下3种方法：

(1)在第一种方法中，改变保护元件的结构，以将杂质浓度配置成具有低的耐压；

(2)在第二种方法中，将阱区域的电位设定为浮动电平；以及

(3)在第三种方法中，设置用于控制栅极电压的电路(例如，参考M.G.Khazhinskyet al.，“Engineering Single NMOS and PMOS OutputBuffers for Maximum Failure Voltage in Advanced CMOS technologies”，EOS/ESD Symposium 2004，下文称之为非专利文献1)。

如在非专利文献1中所述，如图9所示，通过栅极电压的变化来改变电压Vt1。此外，在输入级处设置用于控制栅极电压的电路。该电路检测浪涌电流，并执行控制，使得保护元件的栅极电压与漏极电压相等。

因此，在图9中，Vgs＝Vds。结果，与Vgs＝0V的现有结构相比，能够降低电压Vt1。

然而，上述用于降低电压Vt1的各种方法产生了下列问题。

首先，在改变保护元件的结构以使杂质具有低的耐压的方法(1)的情形下，改变了保护元件中的一部分的制造工艺。

此外，如果P阱区域中的杂质浓度在保护元件与电路元件之间变化，则必须在不同的过程中制造各个P阱区域，因而增加了过程的数量。

在将阱区域的电位设定为浮动电平的方法(2)的情况下，只能得到两种电压Vt1，即，现有的电压Vt1和在将阱区域的电位设定为浮动电平时的电压Vt1。也就是说，仅能够实现两种特定的电压值，即，高电压Vt1和低电压Vt1。

在设置用于控制栅极电压的电路的方法(3)的情况下，设置在输入级处以用作控制电路的电路的结构变得复杂，并且该电路需要较大的面积。

此外，根据上述非专利文献1中公开的方法，保护元件的栅极电压变成与漏极电压相等。因此，该方法中，也仅能够实现两种特定的电压值，即，高电压Vt1和低电压Vt1。

发明内容

为此，本发明的实施例提供了一种保护元件，其具有相对简单的结构，且能够将电压Vt1设置为三种以上电平中的任一种电平，以用于防止ESD(静电放电)。本发明的实施例还提供了具有该保护元件的半导体器件。

根据本发明实施例的所述保护元件是用于保护电路元件的保护元件。