[发明专利]包括其中具有一个或多个氮化硅夹层的氮化镓的半导体晶片

说明书

本发明涉及半导体材料以及半导体材料在用于形成发光二极管（LED）或其它光电子器件的晶片形成（wafer-form）中的应用。此外，本发明涉及使用晶片来构造高质量光电子器件的方法。特别地，本发明涉及改善的LED，其具有硅衬底（基板，基片，substrate），当使用大支撑晶片（large support wafer）时Si衬底将位错缺陷及晶片弯曲/裂缝最小化。

光电子器件是众所周知的，而且大家也熟知对于这种器件期望在形成该器件部分结构的半导体层中使缺陷的出现最小化。LED中的常见缺陷包括，例如，导致最终产品发光效率降低的穿透（threading）（刃型或螺旋型）位错。由于在位错和缺陷处出现的非辐射复合，至少会部分地引发效率降低。这些缺陷会降低器件的内量子效率（IQE）。

正如在WO2006/014472中所论述的，非类似层之间的晶格失配是这类位错的原因之一。位错可以简单地由于不同的晶格参数和/或由于继热膨胀技术之后不同程度的热收缩而引起。减少位错密度的一种方法是依赖于夹层的生长，如US2002/0069817中所描述的。在US2002/0069817中描述的技术部分地依靠GaN厚层的生长。

失配的晶格参数和热膨胀系数的结果，尤其是衬底和覆层（overlying layer）之间存在差异之处，是由失配引入晶片的高程度的曲率（弯曲，曲度，curvature）。这种曲率影响可被制造的晶片的尺寸或者导致晶片具有高缺陷水平。

如果覆层的热膨胀系数显著大于衬底，那么覆层会拉紧。这可导致裂缝形成。对于LED结构，其中GaN层优选为n-型掺杂，掺杂向结构中增加另外的拉伸应力（张应力）。因此，压力管理是很重要的，特别是在使用Si衬底的地方。

已经提出了几种方法以解决拉伸应力及相关的曲率和/或裂缝的问题。这些方法包括使用图案化的衬底以将裂缝引导至衬底的掩模或蚀刻部分，使用柔性衬底（应力缓冲衬底，compliant substrate），或插入低温AlN夹层。US2010/0032650讨论了这些技术中的一些。然而，考虑到例如通过低成本路径在Si衬底上制造基于GaN的LED，那么额外的程序如在生长前的外部（ex-situ）图案化则不是优选的，并且需要一种方法以同时得到无裂缝层、低穿透位错以及平整的晶片。

本发明设法解决至少一些与现有技术相关的问题，或者为其提供有用的商业选择。

根据第一方面，本发明提供了一种半导体晶片，包括：

衬底层；以及

在其中具有一个或多个SiN_x夹层的第一GaN层；并且

其中，在第一GaN层中至少一个SiN_x夹层具有穿透所述SiN_x夹层的一个或多个部分的GaN，并且所述夹层优选具有0.5至10nm的厚度。

现将进一步描述本发明。在下面段落中，更详细地限定本发明的不同方面/实施方式。除非有明确的相反说明，这样限定的每一个方面/实施方式可与任意一个其他方面/实施方式或多个方面/多个实施方式结合。尤其是，任何表明为优选的或有利的特征可以与表明为优选的或有利的任何其他一个特征或多个特征结合。

本领域的术语半导体晶片，是指至少由一些半导体材料组成的复合层状体（薄片状体，laminar body）。也就是说，如本文描述的分层的材料。在一般术语中，它是一种晶片，在其上可以配置有电接触或者可以在电子器件（优选光电子器件）的形成中形成电接触。晶片在本领域是众所周知的。

衬底可以是用来形成半导体晶片的任何常规衬底。合适的衬底包括蓝宝石和SiC，以及任何含硅的衬底。优选地，衬底基本上由硅和不可避免的杂质构成。使用硅衬底是特别具有成本效率的，但是使用常规结构会导致高水平的缺陷。

如此处使用的，关于两个层的术语“之上”包括直接接触的层以及其间具有一个或多个层的层。此处使用的术语“上方”或“下方”是相对于层状结构而言，其中认为衬底是最底层。因而，如果第一层在第二层的上方，这意味着第一层在第二层相对于衬底的相对侧上。此处使用的术语“上方”或“下方”并不要求第一层和第二层彼此直接接触。此处使用的关于SiN_x夹层的术语“之中”包括在第一GaN层的上表面或下表面提供的夹层，条件为第一层的GaN穿透夹层的一个或多个部分。