[发明专利]一种CPLD及其实现信号电平转换的方法

权利要求书

1.一种复杂可编程逻辑器(CPLD)实现信号电平转换的方法，其特征在于，该方法包括：

CPLD中第一bank接入信号时，调用该第一bank上的输入模块对所接入的信号进行时钟数据对齐处理，再输入到第二bank上的输出模块，该输出模块对收到的信号进行时钟数据对齐处理后由第二bank输出，其中，所述第一bank和第二bank的接口电平不同，所述第一bank上的输入模块和第二bank上的输出模块采用的时钟数据对齐处理方式相同或不同。

2.如权利要求1所述的方法，其特征在于，

所述时钟数据对齐处理方式包括时钟数据边沿对齐和时钟数据中间对齐。

3.如权利要求2所述的方法，其特征在于，所述第一bank上的输入模块采用时钟数据边沿对齐处理方式时，对所接入的信号进行时钟数据对齐处理的过程如下：

对所接入的信号中的时钟进行90度相移操作后作为系统时钟输入到所述输入模块中的双倍数据传输(DDR)输入单元，同时将所接入的信号中的数据延迟到所述系统时钟的输入时间后输入到所述DDR输入单元，所述DDR输入单元接收延迟后发送的数据，同步于所述系统时钟输出数据。

4.如权利要求3所述的方法，其特征在于，所述输入模块对所接入的信号中的时钟进行90度相移操作后作为系统时钟输入所述DDR输入单元的过程如下：所述输入模块采用延迟锁定环单元，根据接入的信号中的时钟以及所述CPLD当前的系统时钟计算出接入的信号中的时钟产生90度相移所需的延迟时间，再按照所述计算出的延迟时间对所接入的信号中的时钟进行延迟后输入到所述DDR输入单元。

5.如权利要求2所述的方法，其特征在于，所述第一bank上的输入模块采用时钟数据中间对齐处理方式时，对所接入的信号进行时钟数据对齐处理的过程如下：

将所接入的信号中的时钟作为系统时钟直接输入到所述输入模块中的DDR输入单元，同时将所接入的信号中的数据延迟到所述系统时钟的输入时间后输入到所述DDR输入单元，所述DDR输入单元接收延迟后发送的数据，同步于系统时钟输出数据。

6.如权利要求3、4或5所述的方法，其特征在于，所述输入模块中的DDR输入单元包括一路或多路DDR元件，其中，每一路DDR元件串行接收延迟后的1比特数据，同步于所述系统时钟并行输出2比特数据宽度的数据。

7.如权利要求2所述的方法，其特征在于，所述第二bank上的输出模块采用时钟数据边沿对齐处理方式时，对收到的信号进行时钟数据对齐处理的过程如下：

将收到的数据输入到所述输出模块中的第一DDR输出单元，将系统时钟分别输入到所述输出模块中的第一DDR输出单元和第二DDR输出单元，所述第一DDR输出单元根据所述系统时钟将输入的数据处理后输出，所述第二DDR输出单元则根据输入的系统时钟和第一DDR输出单元输出的数据输出时钟。

8.如权利要求2所述的方法，其特征在于，所述第二bank上的输出模块采用时钟数据中间对齐处理方式时，对收到的信号进行时钟数据对齐处理的过程如下：

将系统时钟生成相位相差90度的两个时钟，将这两个时钟分别输入到所述输出模块中的第一DDR输出单元和第二DDR输出单元，所述第一DDR输出单元按照所输入的时钟将输入的数据处理后输出，所述第二DDR输出单元按照输入的时钟输出时钟。

9.如权利要求7或8所述的方法，其特征在于，所述输出模块中的第一DDR输出单元包括一路或多路DDR元件，其中，每一路DDR元件并行接收2比特数据，并按照所输入的时钟将并行接收的2比特数据以1比特串行输出。

10.一种复杂可编程逻辑器(CPLD)，其特征在于，该复杂可编程逻辑器包括多个接口电平不同的bank，每个bank至少包括输入模块和输出模块，其中：

所述输入模块，在该bank接入信号时，对所接入的信号进行时钟数据对齐处理，再输入到对端bank上的输出模块；

所述输出模块，在该bank收到其他bank处理后的信号时，对收到的信号进行时钟数据对齐处理后由该bank输出；

其中，每个bank上的输入模块和其对端bank上的输出模块采用的时钟数据对齐处理方式相同或不同。